JP5332616B2 - クロック信号分周回路 - Google Patents
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Description
101 可変遅延制御信号
110 遅延制御値計算回路
111、141 加算器
113 大小比較器
115、116 セレクタ回路
117、118、143 フリップフロップ回路
120 乗算器
121 カウンタ回路
130 遅延計算値
131 遅延計算値補正値
132 遅延基準値
140 立ち下がり遅延補正回路
142 1/2乗算器
151 立ち上がり遅延制御信号
152 立ち下がり遅延制御信号
200、250 可変遅延回路
201、251 遅延ユニット
205、207、255、257 AND回路
206、256 NAND回路
210、260 入力マスク信号
211、261 折り返し制御信号
212、262 往路出力信号
213、263 復路出力信号
220 デコード回路
221、230、272 インバータ回路
270 立ち上がり遅延デコード回路
271 立ち下がり遅延デコード回路
273 OR回路
300 位相比較器
301 位相比較結果信号
CKI 入力クロック信号
CKO 出力クロック信号
INI 初期化情報
Claims (11)
- 分周比がN/M(M、Nは正の整数、かつM>N)で規定されるクロック信号分周回路において、
入力クロック信号に制御値に基づく所定の遅延量を与えて出力クロック信号として出力する可変遅延回路と、
前記入力クロック信号のサイクル毎に、MからNを引いた値を累積的に加算すると共に、前記加算結果がN以上となった場合には、前記加算結果からNを引く演算を行って演算結果Kを得て、前記入力クロック信号の1サイクルに相当する前記可変遅延回路における最大遅延量に対して該最大遅延量のK/Nの遅延量に対応する制御値を求めて前記可変遅延回路に与える可変遅延制御回路と、
前記入力クロック信号と前記出力クロック信号との位相差を比較する位相比較器とを備え、
前記可変遅延制御回路は、前記位相比較器の比較結果によりカウントアップまたはカウントダウンされるカウンタ回路であって固定小数点値を保持し得るカウンタ回路を備え、初期化状態において前記位相比較器の比較結果を元に前記最大遅延量を求めて記憶し、分周動作状態において前記カウンタ回路の出力及び前記制御値に基づいて前記所定の遅延量を周期的に補正する、
ことを特徴とするクロック信号分周回路。 - 前記可変遅延回路は、複数の遅延ユニットを備え、前記入力クロック信号が通過する遅延ユニットの数を前記制御値に基づいて変化させることで前記所定の遅延量を制御することを特徴とする請求項1に記載のクロック信号分周回路。
- 前記遅延ユニットは、前記入力クロック信号を往路方向に伝達する第1の遅延素子と、前記入力クロック信号を復路方向に伝達する第2の遅延素子と、第1の遅延素子の出力を第2の遅延素子の入力に接続可能とするバイパス回路とを含み、
前記可変遅延回路は、前記制御値に基づいて選択された遅延ユニットに含まれるバイパス回路のみをアクティブにすることを特徴とする請求項2に記載のクロック信号分周回路。 - 前記可変遅延回路は、前記選択された遅延ユニットの往路方向に後続する遅延ユニットに含まれる第1の遅延素子を前記入力クロック信号の伝達ルートから切り離すように制御することを特徴とする請求項3に記載のクロック信号分周回路。
- 前記可変遅延回路は、前記入力クロック信号に対して第1の制御値に基づく第1の遅延量を与えた第1の遅延信号と、前記入力クロック信号に対して第2の制御値に基づく第2の遅延量を与えた第2の遅延信号との論理演算によって前記出力クロック信号を出力する回路であって、
前記第1の制御値は、前記最大遅延量のK/Nの遅延量に対応する制御値であって、
前記可変遅延制御回路は、前記第1の制御値に所定値を加算して前記第2の制御値として前記可変遅延回路に与える遅延補正回路をさらに備えることを特徴とする請求項1に記載のクロック信号分周回路。 - 前記可変遅延回路は、複数の遅延ユニットを備え、前記入力クロック信号が通過する遅延ユニットの数を前記第1および第2の制御値に基づいて変化させることで前記第1および第2の遅延量を制御することを特徴とする請求項5に記載のクロック信号分周回路。
- 前記遅延ユニットは、前記入力クロック信号を往路方向に伝達する第1の遅延素子と、
前記入力クロック信号を復路方向に伝達する第2の遅延素子と、第1の遅延素子の出力を第2の遅延素子の入力に接続可能とするバイパス回路とを含み、
前記可変遅延回路は、前記第1の制御値に基づいて選択された第1の遅延ユニットに含まれるバイパス回路と、前記第2の制御値に基づいて選択された第2の遅延ユニットに含まれるバイパス回路とをアクティブにすると共に、第1の遅延ユニットに含まれる第2の遅延素子の入力において、第1の遅延ユニットに含まれるバイパス回路の出力と第1の遅延ユニットの復路方向の前段に位置する遅延ユニットに含まれる第2の遅延素子の出力とによって前記論理演算を行うことを特徴とする請求項6に記載のクロック信号分周回路。 - 前記可変遅延回路は、前記第2の遅延ユニットの往路方向に後続する遅延ユニットに含まれる第1の遅延素子を前記入力クロック信号の伝達ルートから切り離すように制御することを特徴とする請求項7に記載のクロック信号分周回路。
- 前記所定値は、前記最大遅延量に(M−N)/(2N)を乗じた遅延量に対応する制御値であることを特徴とする請求項5に記載のクロック信号分周回路。
- 前記第1の制御値は、前記入力クロック信号の第1のエッジに対する制御値であって、
前記第2の制御値は、前記入力クロック信号の第1のエッジと逆向きの第2のエッジに対する制御値であることを特徴とする請求項5〜9のいずれか一に記載のクロック信号分周回路。 - 分周比がN/M(M、Nは正の整数、かつM>N)で規定されるクロック信号の分周方法であって、
入力クロック信号に、制御値に基づく所定の遅延量を与えて出力クロック信号として出力し、
前記入力クロック信号と前記出力クロック信号との位相差を比較し、
初期化状態において前記位相差の比較結果を元に前記入力クロック信号の1サイクルに相当する最大遅延量を求めて記憶し、
前記入力クロック信号のサイクル毎に、MからNを引いた値を累積的に加算すると共に、前記加算の結果がN以上となった場合には、前記加算の結果からNを引く演算を行って演算結果Kを得て、前記最大遅延量に対して該最大遅延量のK/Nの遅延量に対応する値を前記制御値として求め、
分周動作状態において、前記位相差の比較結果によりカウントアップまたはカウントダウンされ、固定小数点値を保持し得るカウンタ回路の出力及び前記制御値に基づいて前記所定の遅延量を周期的に補正する、
ことを特徴とするクロック信号の分周方法。
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