JP4321432B2 - クロック信号出力回路 - Google Patents

Description

本発明は、リングオシレータによって生成されるクロック信号に基づき、基準クロック信号の周波数をデジタル的な演算処理により逓倍した逓倍クロック信号を生成して出力するクロック信号出力回路に関する。

近年、マイクロコンピュータなどの集積回路においては動作クロック周波数が上昇しているため、集積回路にＰＬＬ回路を利用して構成されるクロック信号出力回路を内蔵しておき、外部より供給されるクロック信号を内部で逓倍してＣＰＵなどに供給する構成を採用するものが多い。また、そのようなクロック信号出力回路には、リングオシレータによって生成される高速なクロック信号により低速な基準クロック信号の周期を測定し、デジタル的なデータ処理により逓倍クロック信号を生成して出力するように構成されるものがある（一般に、デジタルＰＬＬ，ＤＰＬＬと称される）。

図４には、クロック信号出力回路の一構成例を示す。尚、詳細な構成については、特許文献１に開示されている。リングオシレータ１は、複数個の遅延ゲート、例えばＩＮＶ（インバータ）ゲート２をリング状に接続して構成され、デジタル的な発振動作により高速なクロック信号を発生させるものである。例えば、２段の伝搬遅延時間が１５３ｐｓであるＩＮＶゲート２を３２個接続すれば、１５３ｐｓ×１６＝２．４５ｎｓ周期でハイ，ロウのレベルが反転する。従って、生成される高速クロック信号ｆｒの周期は、２．４５ｎｓ×２＝４．９ｎｓとなる。

一方、基準クロック信号ｆｓとしては、例えば、発振回路１２より出力される周波数４ＭＨｚのクロックを、分周回路３により例えば１２８分周した３１．２５ｋＨｚ（周期３２μｓ）を用いる。尚、分周回路３における分周比は、設定変更可能となっている。その基準クロック信号ｆｓの周期を、例えば１６ビットの周期カウンタ４により、リングオシレータ１の高速クロック信号ｆｒでカウントする。周期カウンタ４のカウントデータは、逓倍データレジスタ５に設定される逓倍値に応じて除算器６を介して除算（右ビットシフト）される。

ここで、リングオシレータ１においては、ＩＮＶゲート２の１個おきの出力端子より、高速クロック信号ｆｒの周期に対して１／１６の位相差を有する１６個のパルスエッジを取り出すことができる。後述するように、それらのパルスエッジを選択して逓倍クロック信号の出力タイミングを設定することで、高速クロック信号ｆｒに対して４ビット分の分解能が実現される。従って、５１２逓倍する場合、除算器６ではカウントデータを５（＝９−４）ビット右シフトする。そして、シフト後の上位７ビットを上位データレジスタ７を介して８ビットのダウンカウンタ８にセットし、下位４ビットを位相差パルス選択用の下位データレジスタ９にセットする。

ダウンカウンタ８は、外部よりカウント許可信号が与えられるとダウンカウントを開始し、そのカウント値が「２」になった時点から、下位４ビットの値に応じて選択された１６個の位相差（高速クロック信号ｆｒの１６倍の分解能を有する）パルスの内何れか１つの立上がりエッジのタイミングに応じて逓倍クロック信号を出力する。

レジスタ９にセットされたデータは、逓倍クロック信号ｆｍが出力される毎にパルスセレクタ１０の内部で倍となるように加算され、データ値が「１５」を超えてキャリーが発生すると、ダウンカウンタ８のカウント値が「１」になった時点から、位相差パルスの立上がりエッジのタイミングに応じて逓倍クロック信号を出力するようになっている。

以上の制御は、基準クロック信号ｆｓの８周期（２５６μｓ）を一制御周期とするステートカウンタに基づいて行われる。基準クロック信号ｆｓの周期測定は制御周期の第４ステートで行われて第５ステートで確定し、第６ステートで演算処理対象としてラッチされる。ラッチされたデータは第８ステートでクリアされる。
尚、５１２逓倍された周波数１６ＭＨｚのクロック信号は、最終段において波形整形のため２分周され、８ＭＨｚの逓倍クロック信号ｆｍとして出力される。
特開平８−２６５１１１号公報

一般に、デジタル回路では、その動作状態に応じて消費電流が大きく変動することがあり、電源配線の抵抗が大きい場合や電源回路の応答性に問題がある場合には、電源電圧にＡＣ的な変動が発生する。そして、上記構成のクロック信号出力回路１１においては、リングオシレータ１を構成するＩＮＶゲート２の伝搬遅延時間が電源電圧の変動に応じて変動するため、基準クロック周期の測定データが変動することになり、逓倍クロック信号の出力精度を低下させるおそれがある。

本発明は上記事情に鑑みてなされたものであり、その目的は、電源電圧が変動する場合でも、逓倍クロック信号の出力精度を極力維持することができるクロック信号出力回路を提供することにある。

請求項１記載のクロック信号出力回路によれば、第１カウンタでは、基準クロック信号の周期がリングオシレータより出力される高速クロック信号によってカウントされる。そして、第２カウンタでは、Ｎ分周された基準クロック信号の周期が、Ｎ分周された高速クロック信号によってカウントされる。ここで、第２カウンタ側では、高速クロック信号の周期がＮ倍となっているため、電源電圧の変動に応じて高速クロック信号の周波数が変動した場合に、その変動がカウント値に影響を及ぼす割合を約１／Ｎにすることができる。従って、第２カウンタでカウントされた周期データの精度は、第１カウンタの周期データに比較してより高くなる。

しかし、第２カウンタ側のカウント動作は、第１カウンタ側に比べてＮ倍の時間を要することになる。そこで、制御手段は、周波数逓倍動作を開始した直後はマルチプレクサにより第１カウンタ側の周期データを選択して、逓倍クロック信号を迅速に出力する。そして、それ以降、第２カウンタによってカウントされた周期データが有効になる時間が経過すると、第２カウンタ側の周期データを選択するようにマルチプレクサを切替えて、周波数逓倍演算処理の対象とする。従って、電源電圧が変動する場合でも、逓倍クロック信号の周波数精度を向上させることができる。

（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。尚、図４と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例のクロック信号出力回路２１は、従来のクロック信号出力回路２１に、分周回路２２（第１分周回路）及び２３（第２分周回路），周期カウンタ２４（第２カウンタ），有効判定回路（制御手段）２５及びマルチプレクサ２６を加えて構成されている。分周回路２２，２３は、夫々基準クロック信号ｆｓ，高速クロック信号ｆｒをＮ（Ｎは２以上の自然数）分周する回路である。そして、周期カウンタ２４は、基準クロック信号ｆｓをＮ分周したクロック周期を、高速クロック信号ｆｒをＮ分周したクロック信号でカウントするカウンタである。

マルチプレクサ２６は、周期カウンタ４（第１カウンタ）がカウントした周期データと、周期カウンタ２４がカウントした周期データとの何れか一方を選択して除算器６に出力する。そのマルチプレクサ２６の選択切替えは、有効判定回路２５によって行われる。有効判定回路２５は、クロック信号出力回路２１が基準クロック信号ｆｓの周波数逓倍動作を開始した時点では、マルチプレクサ２６に周期カウンタ４側を選択させる。そして、前記動作の開始時点から、基準クロック信号ｆｓのＮ分周クロック一周期に相当する時間（例えば、Ｎ分周クロックの立上がりエッジ間）が経過すると、マルチプレクサ２６に周期カウンタ２４側を選択させるように有効信号を出力して切替える。

次に、本実施例の作用について図２も参照して説明する。図２は、横軸に基準クロック信号ｆｓの周期測定時間，縦軸に、リングオシレータ１が出力する高速クロック信号ｆｒの周波数をとって示すものである。図２（ａ）は、高速クロック信号ｆｒの周波数がｆ０から変動しない場合を示す。この時、基準クロック信号ｆｓの周期Ｔ１を高速クロック信号ｆｒでカウントして測定した周期データＤ１は、図２（ａ）中の斜線で示す面積部分、即ち（ｆ０×Ｔ１）で表わされる。

図２（ｂ）は、高速クロック信号ｆｒの周波数がｆ０から周期的に変動する場合を示す。この時に測定される周期データＤ１は、図２（ｂ）中のクロスハッチングで示す領域部分ａだけバラつきを生じる。即ち、Ｄ１＝（ｆ０×Ｔ１＋ａ）となる。これに対して、図２（ｃ）は、高速クロック信号ｆｒの周波数が（ｂ）と同様に変動する場合に、基準クロック信号ｆｓをＮ分周したクロック周期を高速クロック信号ｆｒでカウントした場合を示す。高速クロック信号ｆｒの周波数変動が周期的であれば、Ｎ倍長い周期を測定すると、その間に中心周波数ｆ０に対して正側，負側に変動する部分が相殺されるため、周波数の変動がカウント値に影響を及ぼす割合が相対的に小さくなる。この場合のカウント値は（ｆ０×Ｔ１×Ｎ＋ａ）となる。

そして、周期カウンタ２４においては、基準クロック信号ｆｓのＮ分周クロック周期を、高速クロック信号ｆｒのＮ分周クロックでカウントしているので、カウント値Ｄ１’は、Ｄ１’＝（ｆ０×Ｔ１×Ｎ＋ａ）／Ｎ
＝ ｆ０×Ｔ１＋ａ／Ｎ
となる。従って、分周比Ｎが大きいほどカウント値Ｄ１’のばらつきは低減されることになる。尚、実際の電源電圧の変動は必ずしも周期的に継続するとは限らないが、図２（ｂ），（ｃ）は、中心周波数ｆ０に対して正側，負側に変動する部分が適当な確率で発生すれば、夫々の変動成分が相殺されるように作用することをモデル的に示したものである。

以上のように本実施例によれば、周期カウンタ４では、基準クロック信号ｆｓの周期をリングオシレータ１より出力される高速クロック信号ｆｒでカウントし、周期カウンタ２４では、Ｎ分周された基準クロック信号ｆｓの周期を、Ｎ分周した高速クロック信号ｆｒでカウントする。そして、有効判定回路２５は、周波数逓倍動作を開始した直後はマルチプレクサ２６により周期カウンタ４側の周期データＤ１を選択し、従来通りに逓倍クロック信号ｆｍを迅速に出力し、それ以降、周期カウンタ２４によってカウントされた周期データＤ１’が有効になる時間が経過すると、当該周期データＤ１’を選択するようにマルチプレクサ２６を切替えて、周波数逓倍演算処理の対象とする。

従って、クロック信号出力回路２１が起動した直後は、短時間内にカウントされる周期データＤ１を選択して逓倍クロック信号ｆｍを迅速に生成出力し、周期カウンタ２４により周期データＤ１’がカウントされると、高速クロック信号ｆｒの周波数変動の影響を低下させて得られた周期データＤ１’に基づいて周波数逓倍演算処理を行なう。よって、電源電圧が変動するような場合でも、逓倍クロック信号ｆｍの周波数精度を向上させることができる。

（第２実施例）
図３は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例のクロック信号出力回路（クロック信号出力回路）３１は、第１実施例のクロック信号出力回路２１より分周回路２２及び２３，周期カウンタ２４，有効判定回路２５が削除されている。
そして、周期カウンタ４のカウントデータを格納するためのシフトレジスタ（データ格納手段）３２，周期カウンタ４のカウントデータと、シフトレジスタ３２に格納されたデータとの一致判定を行うためのＥＸＮＯＲゲート（一致判定回路）３３，シフトレジスタ３２に格納されたデータをラッチするラッチ回路（一致データ格納手段）３４，マルチプレクサ２６の切替え制御を行うためのフリップフロップ（制御手段）３５を備えている。

尚、周期カウンタ４のカウントデータは、シフトレジスタ３２に制御周期の第６ステートで格納されるようになっている。そして、ＥＸＮＯＲゲート３３の出力端子は、ラッチ回路３４のラッチ信号入力端子、並びにフリップフロップ３５のクロック信号入力端子に接続されている。フリップフロップ３５のデータ入力端子Ｄは電源電圧にプルアップされており、ハイレベルに設定されている。フリップフロップ３５のデータ出力端子Ｑは、マルチプレクサ２６の切替え制御信号として与えられている。また、マルチプレクサ２６の一方の入力端子には、第１実施例の周期カウンタ２４に替えて、ラッチ回路３４の出力データＤ１”が与えられている。

次に、第２実施例の作用について説明する。シフトレジスタ３２には、一測定周期前に、周期カウンタ４によってカウントされた周期データが格納されることになる。そして、双方の周期データが一致した場合は、ＥＸＮＯＲゲート３３がハイレベルの一致信号を出力する。すると、その時点でシフトレジスタ３２に格納されている周期データＤ１”は、ラッチ回路３４にラッチされる。

クロック信号出力回路３１が基準クロック信号ｆｓの周波数逓倍演算処理を開始した時点では、シフトレジスタ３２は初期設定によりゼロクリアされているので、ＥＸＮＯＲゲート３３は一致信号を出力せず、リセット状態にあるフリップフロップ３５の出力端子Ｑはロウレベルとなっている。そのロウレベルの切替え制御信号に応じて、マルチプレクサ２６は周期カウンタ４側を選択する。
そして、周期カウンタ４によりカウントされた周期データＤ１は、制御周期の第６ステートにおいて演算処理対象データとして取り込まれるので、その間にシフトレジスタ３２に格納されると周期カウンタ４はクリアされる。尚、シフトレジスタ３２に周期データが格納された直後には、ＥＸＮＯＲゲート３３は一致信号を出力しないようにタイミングが調整されている。

それから、基準クロック信号ｆｓの周期測定が行われる２回目以降において、周期カウンタ４によってカウントされた周期データＤ１と、シフトレジスタ３２に格納されている一測定周期前の周期データが一致し、ＥＸＮＯＲゲート３３が最初に一致信号を出力すると、シフトレジスタ３２に格納されている周期データは一致信号の立上がりエッジによってラッチ回路３４にラッチされる。そして、フリップフロップ３５も一致信号の立上がりエッジで出力端子Ｑをハイレベルにするので（ラッチデータ有効信号）、マルチプレクサ２６は、ラッチ回路３４側を選択するようになる。その選択切替えのタイミングは、制御周期の第５，第６ステートの間となる。

以降、マルチプレクサ２６はラッチ回路３４側を選択し続けるが、ラッチ回路３４のデータは、ＥＸＮＯＲゲート３３が一致信号を出力する毎に同じ周期データに更新される。そして、前回と今回の周期データが一致しなければ、ラッチ回路３４の周期データは更新されずに前回測定された周期データが保持されるので、その保持されている周期データが演算処理対象として選択されることになる。

以上のように第２実施例によれば、周期カウンタ４によって今回カウントされた周期データとシフトレジスタ３２に格納されている前回の周期データとの一致がＥＸＮＯＲゲート３３により判定されると、シフトレジスタ３２に格納されている周期データはラッチ回路３４に格納される。そして、フリップフロップ３５は、周波数逓倍動作を開始した直後は周期カウンタ４側の周期データをマルチプレクサ２６によって選択させ、ＥＸＮＯＲゲート３３により双方の周期データの一致が最初に判定された時点以降は、ラッチ回路３４側の周期データを選択するようにマルチプレクサ２６を切替えて周波数逓倍演算処理の対象とする。
従って、同じ周期データが２回続けて測定された場合にだけ当該データは周波数逓倍演算処理に使用されるようになり、例えば電源電圧の変動により周期データが一時的に変化したような場合でも、より確実性の高い周期データに基づいて逓倍クロック信号ｆｍを出力することができ、周波数精度を向上させることができる。

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
クロック信号出力回路を、例えば上位データレジスタ７のデータ値データ値Ｘに「１」を加えた値を格納するデータレジスタを用意しておき、データ値「１６」を下位データレジスタ９にセットされた４ビットデータ値に「１」を加えた値で割った商Ｙを求め、Ｙ回の内１回はダウンカウンタ８にデータ値（Ｘ＋１）をダウンカウントさせ、（Ｙ−１）回はデータ値Ｘをダウンカウントさせるように構成しても良い。斯様に構成した場合は、リングオシレータ１によって生成される位相差パルスを使用せずとも、逓倍クロック信号ｆｍを、等価的に高速クロック信号ｆｒの周期未満の分解能で表現することができる。
基準クロック信号ｆｓや高速クロック信号ｆｒの周波数は、適宜変更して実施すれば良い。また、基準クロック信号ｆｓの分周比やクロック信号出力回路における逓倍率についても同様である。
第２実施例については、要は、一致判定が行われ続ける限りは周期カウンタ４で今回カウントされた周期データを使用し、一致判定が行われなかった場合に、前回に測定された周期データを使用するように構成すれば良い。

本発明の第１実施例であり、クロック信号出力回路の構成を示す機能ブロック図 横軸に基準クロック信号ｆｓの周期測定時間，縦軸に高速クロック信号ｆｒの周波数をとり、（ａ）は高速クロック信号ｆｒの周波数がｆ０から変動しない場合、（ｂ）は前記周波数がｆ０から周期的に変動する場合を示し、（ｃ）は基準クロック信号ｆｓをＮ分周したクロック周期についての（ｂ）相当図 本発明の第２実施例を示す図１相当図 従来技術を示す図１相当図

符号の説明

図面中、１はリングオシレータ、２はＩＮＶゲート（遅延ゲート）、４は周期カウンタ（第１カウンタ）、２１はクロック信号出力回路、２２，２３は分周回路（第１，第２分周回路）、２４は周期カウンタ（第２カウンタ）、２５は有効判定回路（制御手段）、２６はマルチプレクサ、３１はクロック信号出力回路（クロック信号出力回路）、３２はシフトレジスタ（データ格納手段）、３３はＥＸＮＯＲゲート（一致判定回路）、３４はラッチ回路（一致データ格納手段）、３５はフリップフロップ（制御手段）を示す。

Claims (1)

1. 複数個の遅延ゲートをリング状に接続して構成されるリングオシレータを備え、このリングオシレータによって生成される高速クロック信号により基準クロック信号の周期をカウントしたデータに基づいて演算処理を行なうことで、前記基準クロック信号の周波数を逓倍した逓倍クロック信号を生成して出力するクロック信号出力回路において、
   前記基準クロック信号の周期を前記高速クロック信号によってカウントするための第１カウンタと、
   前記高速クロック信号の周波数をＮ（Ｎは２以上の自然数）分周する第１分周回路と、
   前記基準クロック信号の周波数をＮ分周する第２分周回路と、
   この第２分周回路によってＮ分周された基準クロック信号の周期を、前記第１分周回路によってＮ分周された高速クロック信号によってカウントするための第２カウンタと、
   前記第１，第２カウンタによりカウントされた周期データの何れかを、周波数逓倍演算処理の対象として選択出力するためのマルチプレクサと、
   周波数逓倍動作を開始した直後は前記第１カウンタ側の周期データを選択し、それ以降、前記第２カウンタによる周期データが有効になる時間が経過すると、前記第２カウンタによりカウントされた周期データを選択するように前記マルチプレクサを制御する制御手段とを備えたことを特徴とするクロック信号出力回路。

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