JP5151587B2 - クロック信号分周回路および方法 - Google Patents
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Description
したがって、位相調整のために特別に遅延回路等を備える必要がなくなり、入力クロック信号を有理数分周しつつ、出力クロック信号の位相を調整できる。このため、レイアウト面積や消費電力を大幅に増大させることなく、設計・検証コストの小さい有理数分周回路を実現することができる。
[第1の実施形態]
まず、図1を参照して、本発明の第1の実施形態にかかるクロック信号分周回路について説明する。図1は、本発明の第1の実施形態にかかるクロック信号分周回路の構成を示すブロック図である。
可変遅延制御回路100は、入力クロック信号のサイクルごとに遅延制御値104を算出して可変遅延回路へ出力する機能を有している。
可変遅延回路200は、入力された遅延制御値104に基づいて入力クロック信号CKIに所定の遅延量を与えることにより出力クロック信号CKOを生成して出力する機能を有している。
遅延指示値算出回路101は、入力クロック信号CKIのサイクルごとにM−Nを累積的に加算した値からなる遅延指示値Kであって、かつ遅延指示値KがN以上となった場合にはKからNを減算した値となる遅延指示値Kを求める機能と、出力クロック信号CKOに対する位相制御を示す位相調整信号に応じて遅延指示値Kの値を調整する機能とを有している。
制御値出力回路102は、遅延指示値算出回路101で得られた遅延指示値Kに基づいて、可変遅延回路200での入力クロック信号CKIの1サイクル当たりの単位遅延量のK/Nの遅延量に対応する遅延制御値104を算出する機能を有している。
次に、図2を参照して、可変遅延制御回路100の構成の詳細について説明する。図2は、本発明の第1の実施形態にかかるクロック信号分周回路における可変遅延制御回路の構成を示す回路図である。
可変遅延制御回路100の遅延指示値算出回路101は、加算器110、大小比較器111、フリップフロップ回路112、セレクタ回路113、フリップフロップ回路114、セレクタ回路115、位相制御回路120、セレクタ回路122、デクリメンタ123、インクリメンタ124を含んでいる。
加算器110は、セレクタ回路122およびセレクタ回路115を介して入力されたM−N情報を、入力クロック信号のサイクルごとに累積的に加算することにより遅延指示値Kを算出する累積加算回路を構成している。
大小比較器111およびセレクタ回路113は、加算器110で得られた遅延指示値KがN未満の場合には加算器110の遅延指示値Kを制御値出力回路102へ出力し、当該遅延指示値KがN以上の場合には遅延指示値Kとして「0」を制御値出力回路102へ出力する遅延指示値選択回路を構成している。
位相比較器130は、遅延基準値の校正動作時およびクロック分周動作時において、周期的に入力クロック信号CKIと出力クロック信号CKOの立ち上がりエッジの位相差を比較し、その比較結果を位相比較結果信号131として出力する。
カウンタ回路132は、位相比較結果信号131に基づいて、保持している遅延基準値133のカウントアップまたはカウントダウンを行う。
なお、フリップフロップ回路112、114、カウンタ回路132は、入力クロック信号CKIの立ち上がりエッジのタイミングに基づいて動作する。
次に、図3を参照して、可変遅延制御回路の動作について説明する。図3は、可変遅延制御回路の動作を示すタイミングチャートである。ここでは、入力クロック信号CKIを分周比N/M=5/8で分周して出力クロック信号CKOを生成する場合を例として説明する。
制御値出力回路102の乗算器134は、遅延指示値103と遅延基準値133とを乗算し、この乗算結果の小数点以下を切り捨てた値を遅延制御値104として出力する。
カウンタ回路132は、位相比較結果信号131が出力クロック信号CKOの遅れを示す場合、保持している遅延基準値133を単位調整量分、例えば「0.1」だけ増分し、遅延基準値133として「1.1」にカウントアップする。これにより、次のサイクルT1において、遅延指示値103が「5」、遅延基準値133が「1.1」であることから、これらの乗算結果は「5.5」となるが、乗算器134で小数点以下を切り捨てられて遅延制御値104は「5」となる。
カウンタ回路132は、位相比較結果信号131がロック状態を示す場合、そのときの遅延基準値133の値を保持する。これにより、可変遅延回路200の遅延量を、入力クロック信号CKIの1サイクル分に制御する遅延指示値(=100)の1/N(=1/5)に相当する値(=20.0)が、カウンタ回路132で遅延基準値133として保持される。
このため、分周動作では、分周比N/Mに応じて、入力クロック信号CKIのサイクルごとに、当該サイクルにおける入力クロック信号CKIのクロックパルスから出力クロック信号CKOのクロックパルスまでの遅延量を遅延指示値Kで与えることにより、分周比N/Mで分周した出力クロック信号CKOを生成することが可能となる。
可変遅延制御回路100は、ロックを検出すると、初期化中状態から分周動作状態に遷移する。可変遅延制御回路100は、分周動作状態において、入力クロック信号CKIを分周比N/M(=5/8)で分周した出力クロック信号CKOを生成するように、可変遅延回路200の遅延量を制御する遅延制御値104を出力する。
分周動作状態では、セレクタ回路113は、大小比較器111による加算結果116とNの比較結果を参照して、加算器110の加算結果116がN以上であれば固定値「0」を選択する。一方、加算結果116がN未満であればこの加算結果116の値を選択して、遅延指示値K(131)として出力する。
また、サイクルC5において、加算結果116の値は「4+3=7」、遅延指示値103の値は「0」、遅延制御値104の値は「0」となる。したがって、出力クロック信号CKOは出力されない。
またさらに、サイクルC7において、加算結果116の値は「2+3=5」、遅延指示値103の値は「5」、遅延制御値104の値は「100」となる。したがって、入力クロック信号CKIを入力クロック信号CKIの1サイクル分だけ遅延した出力クロック信号CKOが出力される。すなわち、出力クロック信号CKOの立ち上がりエッジの位相は、入力クロック信号CKIの次の立ち上がりエッジの位相と一致することになる。
次に、図4を参照して、可変遅延回路の構成について詳細を説明する。図4は、可変遅延回路の構成を示す回路図である。
可変遅延回路200は、複数の遅延ユニット210を直列に接続した構成である。具体的には、図4に示すように、D1,D2,…,Dn(nは正整数)のn個の遅延ユニット210が直列に接続されている。ここでは、遅延ユニットD1から遅延ユニットD2,…,Dnへの順で入力クロック信号CKIが伝播する方向を往路方向といい、この逆順で伝播する方向を復路方向という。
このようにして、各遅延ユニット210は、主としてAND回路211およびAND回路214で生じる遅延量だけ遅延させて、入力クロック信号CKIを往路方向および復路方向に伝播させる遅延素子として機能する。
次に、図5および図6を参照して、可変遅延回路の動作について詳細を説明する。ここでは、位相調整信号30に、クロック信号CKOの位相の調整要求が入力されていないとする。図5は、可変遅延制御回路の動作を示すタイミングチャートである。図6は、可変遅延回路の動作を示すタイミングチャートである。
ここでは、分周比N/Mが3/4であるものとする。また、可変遅延回路200の遅延量を入力クロック信号CKIの1サイクル分に制御する遅延指示値が「12」であるとすると、遅延基準値133の値は「12/N=12/3=4」に設定されている。
また、図5からも明らかなように、出力クロック信号CKOのサイクル時間(立ち上がりエッジ間の間隔)は、入力クロック信号CKIのサイクル時間の1/N×M=M/N=4/3倍で一定である。
次に、図7を参照して、本発明の第1の実施形態にかかるクロック信号分周回路の動作について説明する。図7は、本発明の第1の実施形態にかかるクロック信号分周回路の適用例を示すブロック図である。
ここでは、位相調整信号30に、出力クロック信号CKOの位相の調整要求が入力された場合の動作について説明する。
位相比較回路40は、クロックA’とクロックB’の位相を周期的に比較し、その比較結果に基づいて、クロックA’とクロックB’の位相が周期的に一致するように、クロックBの位相の調整を、位相調整信号30を通じてクロック信号分周回路10に要求する。
この動作により、例えば回路Bの電圧を変更するなど、LSIの動作中にクロックBの分配遅延が変化する場合でも、それに追従してクロックA’とクロックB’の位相を周期的に一致させることができる。クロックA’とクロックB’の位相を周期的に一致させた場合、回路Aと回路Bとの間で同期的で高速な通信が可能となる、などの利点がある。
図8の例において、クロックAの分配遅延、すなわちクロック分配回路41の遅延と、クロックBの分配遅延、すなわちクロック分配回路42の遅延が同等であり、クロックA’とクロックB’の位相がサイクルC0で周期的に一致しているものとする。
図9の例において、サイクルC0において、クロックA’よりもクロックB’の位相が遅れているものとする。
図9の例において、サイクルC0において、クロックA’よりもクロックB’の位相が進んでいるものとする。
このように、本実施形態によれば、遅延指示値算出回路101により、入力クロック信号CKIのサイクルごとにM−Nを累積的に加算した値からなる遅延指示値Kであって、かつ遅延指示値KがN以上となった場合にはKからNを減算した値となる遅延指示値Kを求め、出力クロック信号CKOに対する位相制御を示す位相調整信号30に応じて遅延指示値Kを増減している。
具体的には、出力クロック信号CKOの位相を早める旨を示す位相調整信号30に応じて遅延指示値Kから「1」を減算し、出力クロック信号CKOの位相を遅らせる旨を示す位相調整信号30に応じて遅延指示値Kに「1」を加算している。
したがって、位相調整のために特別に遅延回路等を備える必要がなくなり、入力クロック信号を有理数分周しつつ、出力クロック信号の位相を調整できる。このため、レイアウト面積や消費電力を大幅に増大させることなく、設計・検証コストの小さい有理数分周回路を実現することができる。
このため、分周動作では、分周比N/Mに応じて、入力クロック信号CKIのサイクルごとに、当該サイクルにおける入力クロック信号CKIのクロックパルスから出力クロック信号CKOのクロックパルスまでの遅延量を遅延指示値Kで与えることにより、分周比N/Mで分周した出力クロック信号CKOを生成することが可能となる。
前述のように、遅延指示値Kを変更して位相調整を行う場合でも、入力クロック信号CKIと出力クロック信号CKOの立ち上がりエッジの位相が一致するサイクルが必ず存在する。例えば、図9に示した位相を進めた場合には、サイクルC1’で位相が一致する。また、図10に示した位相を遅らせた場合には、サイクルC3’で位相が一致する。したがって、制御値出力回路102の位相比較器130で、これらサイクルで周期的に入力クロック信号CKIと出力クロック信号CKOの立ち上がりエッジの位相差を比較し、その結果を位相比較結果信号131としてカウンタ回路132へ出力すればよい。これにより、カウンタ回路132で保持している遅延基準値133が調整される。
また、本実施形態では、カウンタ回路132は、可変遅延回路200の遅延量を入力クロック信号CKIの1サイクル分に制御する遅延指示値の1/Nに相当する値を記憶したが、入力クロック信号CKIの1サイクル分に制御する遅延指示値が導出できる値であれば、これに限るものではない。例えば、入力クロック信号CKIの1サイクル分に制御する遅延指示値そのものを記憶して、使用する際に1/Nの値を計算してもよい。
具体的には、遅延ユニットに、入力クロック信号を往路方向に伝達する第1の遅延素子と、入力クロック信号を復路方向に伝達する第2の遅延素子と、第1の遅延素子の出力を第2の遅延素子の入力に接続することにより入力クロック信号を往路方向から復路方向へ折り返すバイパス回路とを含み、可変遅延制御回路100からの遅延制御値104に基づいて選択された遅延ユニットのバイパス回路で入力クロック信号の折り返しを行う。
次に、図11を参照して、本発明の第2の実施形態にかかるクロック信号分周回路について説明する。図11は、本発明の第2の実施形態にかかるクロック信号分周回路における可変遅延制御回路の構成を示す回路図である。
第1の実施形態では、可変遅延制御回路100において、分周動作時に遅延指示値Kを算出して出力する場合について説明した。本実施形態では、予め算出した値を保持するテーブル回路を用いて遅延指示値Kを出力する場合について説明する。
遅延指示値算出回路101には、分周比設定信号20として、分周比分母Mから分周比分子Nを減算した値を示すM−N情報、分周比分母Mを示すM情報、および分周比分子Nの正値を示すN情報が入力されている。これらは、数ビット分の並列データからなり、分周比が変更されない限りこの分周比設定情報20の値は変化しない。
次に、図12〜図16を参照して、本発明の第2の実施形態にかかるクロック信号分周回路の動作について説明する。図12は、可変遅延制御回路の動作(位相調整なし)を示すタイミングチャートである。図13は、可変遅延制御回路の他の動作(位相遅れを調整)を示すタイミングチャートである。図14は、可変遅延制御回路の他の動作(図13以降)を示すタイミングチャートである。図15は、可変遅延制御回路の他の動作(位相進みを調整)を示すタイミングチャートである。図16は、可変遅延制御回路の他の動作(図15以降)を示すタイミングチャートである。ここでは、分周比N/M=5/8の時の可変遅延制御回路100の動作について説明する。
図12では、クロックAの分配遅延、すなわちクロック分配回路41の遅延と、クロックBの分配遅延、すなわちクロック分配回路42の遅延が同等であり、したがってクロックA’とクロックB’の位相がサイクルC0で周期的に一致しているものとする。
テーブル回路151は、テーブルデータ154として、分周比N/M=5/8の時の遅延指示値K(103)の値を保持しており、入力「M」、「N」、およびカウント値152の組合せ153と対応するテーブルデータ154を読み出し、この値を遅延指示値Kとして出力する。
図13では、クロックAの分配遅延よりもクロックBの分配遅延が大きく、サイクルC0において、クロックA’よりもクロックB’の位相が遅れているものとする。
位相比較回路40は、サイクルC0で、クロックA’とクロックB’の位相を比較し、この比較結果がクロックA’よりもクロックB’の位相が遅れていることを示す場合、その位相遅れを調整するため、位相調整信号30に、位相を進めることを要求する値「−1」を出力する。
具体的には、サイクルC6において、カウントしている値「6」からM−N=8−5=3を引いて値「3」に修正し、その値をカウント値152として出力する。したがって、遅延指示値K(103)の値は、サイクルC6では値「1」、次のサイクルC7では値「4」に調整される。
これにより、クロックAの分配遅延よりも、クロックBの分配遅延が大きいにもかかわらず、サイクルC7の次のサイクルC0’において、クロックA’とクロックB’の位相が一致することになる。
その後もカウンタ回路150は、サイクルC6で調整された値に基づいてカウント動作を行うので、次のサイクルCO”でも、クロックA’とクロックB’の位相は一致することになる。
図15では、サイクルC0において、クロックA’よりもクロックB’の位相が進んでいるものとする。
位相比較回路40は、サイクルC0で、クロックA’とクロックB’の位相を比較し、この比較結果が、クロックA’よりもクロックB’の位相が進んでいることを示す場合、その位相進みを調整するため、位相調整信号30に、位相を遅らせることを要求する値「+1」を出力する。
具体的には、サイクルC6において、カウントしている値「6」にM−N=8−5=3を足して値「9」に修正する。カウントする値の範囲である「0〜7」を超えているので、さらに「M=8」を引いて値「1」に修正し、その値をカウント値152として出力する。
その後もカウンタ回路150は、サイクルC6で調整された値に基づいてカウント動作を行うので、次のサイクルCO”でも、クロックA’とクロックB’の位相は一致することになる。
このように、本実施形態によれば、遅延指示値算出回路101において、入力クロック信号をカウンタ回路150でMサイクル分繰り返しカウントすることにより、サイクルに対応したカウント値152を出力し、少なくともカウント値152に対応する遅延指示値Kを予めテーブル回路151で保持し、入力されたカウント値152に応じたテーブルデータを遅延指示値Kとして制御値出力回路102へ出力している。
したがって、位相調整のために特別に遅延回路等を備える必要がなくなり、レイアウト面積や消費電力を大幅に増大させることなく、入力クロック信号の有理数分周と出力クロック信号の位相調整とを同時に行うことができる。
これにより、分周動作状態において、温度変動や電源電圧変動等によって可変遅延回路200の遅延量がばらついたとしても、遅延基準値133は、位相比較器130が出力する位相比較結果に基づいて調整されるので、これらのサイクルで常に入力クロック信号CKIと出力クロック信号CKOの位相が一致するように動作する。したがって、位相調整を行った場合でも、温度変動や電源電圧変動等があっても変動に追従して、サイクル時間が一定の有理数分周クロック信号を生成することができる。
前述のように、遅延指示値Kを変更して位相調整を行う場合でも、入力クロック信号CKIと出力クロック信号CKOの立ち上がりエッジの位相が一致するサイクルが必ず存在する。例えば、図14に示した位相を進めた場合には、サイクルC3’で位相が一致する。また、図16に示した位相を遅らせた場合には、サイクルC5’で位相が一致する。したがって、制御値出力回路102の位相比較器130で、これらサイクルで周期的に入力クロック信号CKIと出力クロック信号CKOの立ち上がりエッジの位相差を比較し、その結果を位相比較結果信号131としてカウンタ回路132へ出力すればよい。これにより、カウンタ回路132で保持している遅延基準値133が調整される。
Claims (13)
- N/M(Nは正整数,MはNより大きい正整数)で規定された分周比に基づいて、当該入力クロック信号をN/M分周した出力クロック信号を生成するクロック信号分周回路であって、
入力された制御値に基づいて入力クロック信号に所定の遅延量を与えることにより出力クロック信号を生成して出力する可変遅延回路と、
前記入力クロック信号のサイクルごとに前記制御値を算出して前記可変遅延回路へ出力する可変遅延制御回路と
を備え、
前記可変遅延制御回路は、
前記入力クロック信号のサイクルごとにM−Nを累積的に加算した値からなる遅延指示値Kであって、かつ遅延指示値KがN以上となった場合にはKからNを減算した値となる遅延指示値Kを求め、前記出力クロック信号に対する位相制御を示す位相調整信号に応じて前記遅延指示値Kの値を増減する遅延指示値算出回路と、
前記遅延指示値算出回路で得られた遅延指示値Kに基づいて、前記可変遅延回路での前記入力クロック信号の1サイクル当たりの単位遅延量のK/Nの遅延量に対応する制御値を算出する制御値出力回路と
を含むことを特徴とするクロック信号分周回路。 - 請求項1に記載のクロック信号分周回路において、
前記遅延指示値算出回路は、前記出力クロック信号の位相を早める旨を示す位相調整信号に応じて前記遅延指示値Kから1を減算し、前記出力クロック信号の位相を遅らせる旨を示す位相調整信号に応じて前記遅延指示値Kに1を加算する
ことを特徴とするクロック信号分周回路。 - 請求項1に記載のクロック信号分周回路において、
前記制御値出力回路は、前記遅延指示値Kと予め保持している遅延基準値との積を前記制御値として算出する乗算器を含み、前記遅延基準値の校正時には、当該乗算器に対してNを示す前記遅延指示値Kを入力するとともに前記遅延基準値を増減することにより、当該乗算回路から得られる前記制御値を変更して出力し、前記入力クロック信号と前記出力クロック信号との位相が1サイクル分ずれて一致した時点の遅延基準値を保持する
ことを特徴とするクロック信号分周回路。 - 請求項3に記載のクロック信号分周回路において、
前記制御値出力回路は、前記遅延基準値の校正を分周動作状態において周期的に行うことを特徴とするクロック信号分周回路。 - 請求項1に記載のクロック信号分周回路において、
前記可変遅延回路は、前記入力クロック信号を単位遅延量だけ遅延させて出力する複数の遅延ユニットを含み、前記入力クロック信号が通過する遅延ユニットの数を前記制御値に基づいて変化させることで前記入力クロック信号に対する遅延量を制御することを特徴とするクロック信号分周回路。 - 請求項5に記載のクロック信号分周回路において、
前記遅延ユニットは、前記入力クロック信号を往路方向に伝達する第1の遅延素子と、前記入力クロック信号を復路方向に伝達する第2の遅延素子と、第1の遅延素子の出力を第2の遅延素子の入力に接続することにより前記入力クロック信号を往路方向から復路方向へ折り返すバイパス回路とを含み、
前記可変遅延回路は、前記制御値に基づいて選択された遅延ユニットのバイパス回路で前記入力クロック信号の折り返しを行うことを特徴とするクロック信号分周回路。 - 請求項6に記載のクロック信号分周回路において、
前記可変遅延回路は、前記制御値に基づいて選択された前記遅延ユニットの往路方向に後続する遅延ユニットに含まれる第1の遅延素子で前記入力クロック信号の伝播経路から切り離しを行うことを特徴とするクロック信号分周回路。 - 請求項1に記載のクロック信号分周回路において、
前記遅延指示値算出回路は、
前記入力クロック信号のサイクルごとにM−Nを累積的に加算することにより遅延指示値Kを算出する累積加算回路と、
前記累積加算回路で得られた遅延指示値KがN以上の場合には前記累積加算回路の遅延指示値KからNを減算する上限制御回路と、
前記累積加算回路で得られた遅延指示値KがN未満の場合には前記累積加算回路の遅延指示値Kを前記制御値出力回路へ出力し、当該遅延指示値KがN以上の場合には遅延指示値Kとしてゼロを前記制御値出力回路へ出力する遅延指示値選択回路と
を含むことを特徴とするクロック信号分周回路。 - N/M(Nは正整数,MはNより大きい正整数)で規定された分周比に基づいて、当該入力クロック信号をN/M分周した出力クロック信号を生成するクロック信号分周回路であって、
入力された制御値に基づいて入力クロック信号に所定の遅延量を与えることにより出力クロック信号を生成して出力する可変遅延回路と、
前記入力クロック信号のサイクルごとに前記制御値を算出して前記可変遅延回路へ出力する可変遅延制御回路と
を備え、
前記可変遅延制御回路は、
前記入力クロック信号のサイクルごとにM−Nを累積的に加算した値からなる遅延指示値Kであって、かつ遅延指示値KがN以上となった場合にはKからNを減算した値となる遅延指示値Kを求める遅延指示値算出回路と、
前記遅延指示値算出回路で得られた遅延指示値Kに基づいて、前記可変遅延回路での前記入力クロック信号の1サイクル当たりの単位遅延量のK/Nの遅延量に対応する制御値を算出する制御値出力回路と
を含み、
前記遅延指示値算出回路は、
前記入力クロック信号をMサイクル分繰り返しカウントすることにより、前記サイクルに対応したカウント値を出力するカウンタ回路と、
少なくとも前記カウント値に対応する遅延指示値Kを予め保持し、入力されたカウント値に応じたテーブルデータを遅延指示値Kとして前記制御値算出回路へ出力するテーブル回路と
を含むことを特徴とするクロック信号分周回路。 - 請求項9に記載のクロック信号分周回路において、
前記カウンタ回路は、前記出力クロック信号の位相調整を指示する位相調整信号に応じて前記カウント値を変更することにより、前記遅延指示値Kを変更して前記出力クロック信号の位相を調整することを特徴とするクロック信号分周回路。 - 請求項9に記載のクロック信号分周回路において、
前記カウンタ回路は、前記出力クロック信号の位相を早める旨を示す位相調整信号に応じて前記カウント値からM−Nを減算し、前記出力クロック信号の位相を遅らせる旨を示す位相調整信号に応じて前記カウント値にM−Nを加算することにより、前記出力クロック信号の位相を調整する
ことを特徴とするクロック信号分周回路。 - N/M(Nは正整数,MはNより大きい正整数)で規定された分周比に基づいて、当該入力クロック信号をN/M分周した出力クロック信号を生成するクロック信号分周方法であって、
入力された制御値に基づいて入力クロック信号に所定の遅延量を与えることにより出力クロック信号を生成して出力する可変遅延ステップと、
前記入力クロック信号のサイクルごとに前記制御値を算出して前記可変遅延ステップへ出力する可変遅延制御ステップと
を備え、
前記可変遅延制御ステップは、
前記入力クロック信号のサイクルごとにM−Nを累積的に加算した値からなる遅延指示値Kであって、かつ遅延指示値KがN以上となった場合にはKからNを減算した値となる遅延指示値Kを求め、前記出力クロック信号に対する位相制御を示す位相調整信号に応じて前記遅延指示値Kの値を増減する遅延指示値算出ステップと、
前記遅延指示値算出ステップで得られた遅延指示値Kに基づいて、前記可変遅延ステップでの前記入力クロック信号の1サイクル当たりの単位遅延量のK/Nの遅延量に対応する制御値を算出する制御値出力ステップと
を含むことを特徴とするクロック信号分周方法。 - N/M(Nは正整数,MはNより大きい正整数)で規定された分周比に基づいて、当該入力クロック信号をN/M分周した出力クロック信号を生成するクロック信号分周方法であって、
入力された制御値に基づいて入力クロック信号に所定の遅延量を与えることにより出力クロック信号を生成して出力する可変遅延ステップと、
前記入力クロック信号のサイクルごとに前記制御値を算出して前記可変遅延ステップへ出力する可変遅延制御ステップと
を備え、
前記可変遅延制御ステップは、
前記入力クロック信号のサイクルごとにM−Nを累積的に加算した値からなる遅延指示値Kであって、かつ遅延指示値KがN以上となった場合にはKからNを減算した値となる遅延指示値Kを求める遅延指示値算出ステップと、
前記遅延指示値算出ステップで得られた遅延指示値Kに基づいて、前記可変遅延ステップでの前記入力クロック信号の1サイクル当たりの単位遅延量のK/Nの遅延量に対応する制御値を算出する制御値出力ステップと
を含み、
前記遅延指示値算出ステップは、
前記入力クロック信号をMサイクル分繰り返しカウントすることにより、前記サイクルに対応したカウント値を出力するカウンタステップと、
少なくとも前記カウント値に対応する遅延指示値Kを予め保持し、入力されたカウント値に応じたテーブルデータを遅延指示値Kとして前記制御値算出ステップへ出力するテーブル保持ステップと
を含むことを特徴とするクロック信号分周方法。
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