KR101240107B1 - 저전력화가 가능한 디지털 주파수 합성기 및 이의 제어 방법 - Google Patents

저전력화가 가능한 디지털 주파수 합성기 및 이의 제어 방법 Download PDF

Info

Publication number
KR101240107B1
KR101240107B1 KR1020110046468A KR20110046468A KR101240107B1 KR 101240107 B1 KR101240107 B1 KR 101240107B1 KR 1020110046468 A KR1020110046468 A KR 1020110046468A KR 20110046468 A KR20110046468 A KR 20110046468A KR 101240107 B1 KR101240107 B1 KR 101240107B1
Authority
KR
South Korea
Prior art keywords
flip
flop
latch
fcw
clock
Prior art date
Application number
KR1020110046468A
Other languages
English (en)
Other versions
KR20120128482A (ko
Inventor
유태근
여홍창
백광현
Original Assignee
중앙대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 중앙대학교 산학협력단 filed Critical 중앙대학교 산학협력단
Priority to KR1020110046468A priority Critical patent/KR101240107B1/ko
Publication of KR20120128482A publication Critical patent/KR20120128482A/ko
Application granted granted Critical
Publication of KR101240107B1 publication Critical patent/KR101240107B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/022—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Abstract

본 발명은 저전력화가 가능한 디지털 주파수 합성기 및 이의 제어 방법을 개시한다. 본 발명에 따른 디지털 주파수 합성기는 입력되는 FCW(주파수 제어 단어)를 병렬로 적재하는 FCW 로드부, 복수의 플립플롭 및 가산기를 포함하는 블록들이 파이프라인 구조를 가지며 상기 입력되는 FCW를 인접 블록으로 전파하고 가산하는 전류 모드 로직 기반 위상 누적부, 상기 입력되는 FCW의 변화가 있는지 여부를 통해 동작 모드 또는 절전 모드로의 전환을 결정하는 제어부 및 상기 위상 누적부에 포함된 블록들의 일부에 연결되며, 상기 절전 모드 전환 시 상기 블록들의 일부를 디스에이블시키는 바이어스 전압 생성부를 포함할 수 있다.

Description

저전력화가 가능한 디지털 주파수 합성기 및 이의 제어 방법{DIGITAL FREQUENCY SYNTHESIZER CAPABLE OF SAVING POWER AND METHOD OF CONTROLLING THE SAME}
본 발명은 저전력화가 가능한 디지털 주파수 합성기 및 이의 제어 방법에 관한 것으로서, 보다 상세하게는 직접 디지털 주파수 합성기에서 사용되는 위상 누적기의 저전력화 구조 및 이의 제어 방법에 관한 것이다.
직접 디지털 주파수 합성기(Direct Digital Frequency Synthesizer: DDFS)는 주어진 위상값으로부터 직접 원하는 주파수 신호를 발생시키는 장치로서, 고속 동작을 위한 다단 파이프라인 구조의 위상 누적기(Phase Accumulator: PACC)를 포함한다.
이와 같은 DDFS는 원하는 주파수 신호를 손쉽게 발생시킬 수 있는 장점이 있으나 전력 소모가 큰 단점이 있어 전력 소모를 최소화하기 위한 연구가 진행되고 있다.
특히 PACC의 전력 소모를 최소화하기 위한 방안이 연구되고 있는데, 첫번째 방안은 일반적인 저전력 회로 설계기법을 사용하는 것이다.
저전력 회로 설계기법 중 클럭 게이팅(Clock Gating) 방식은 CMOS 회로에서 적용될 수 있는 방식으로 클럭 동작을 막아 불필요한 전력 소모를 차단한다.
또한, 전류 모드 로직(Current Mode Logic: CML) 방식에 적용될 수 있는 파워 게이팅(Power Gating, 또는 슬립 트랜지스터) 방식은 CML 회로에 흐르는 전류를 차단하여 불필요한 전력 소모를 차단한다. 또한 다이나믹 CML 방식은 CML 구조에서 문제가 되는 static 전류 흐름을 차단하여 전력 소모를 줄이고자 한다.
한편, PACC에 특화된 저전력 회로 설계기법이 있다.
이 중 Progression of state 방식은 4클럭 동안 연산될 값을 4개의 병렬 전가산기를 통해 한 클럭 주기만에 연산하는 방식이다. 이는 4배 느린 클럭을 사용하기 때문에 전력 소모를 줄일 수 있다.
또한, Reduced Pre-skewing 방식을 사용한 PACC는 다단의 파이프라인 구조에 사용되는 레지스터(플립플롭)의 수를 줄이고 분주된 클럭 신호를 사용하여 전력 소모를 줄일 수 있다.
그러나, 클럭 게이팅 방식은 CMOS 방식에서는 효과적이지만 고속 동작을 위해 사용되는 CML 구조에서는 적용될 수 없는 문제점이 있다.
또한, 파워 게이팅 방식은 CML 구조에 적합하지만 전류 차단을 위해 사용되는 PMOS 트랜지스터는 상당히 큰 면적을 필요로 하며 이를 조작하기 위해 추가적인 전력을 필요로 한다는 단점이 있다.
다이나믹 CML 방식도 마찬가지로 추가적인 트랜지스터를 필요로 하며, 이를 구동하기 위해 클럭 드라이버에 추가적인 전력이 필요하다.
한편, Progression of state 방식은 느린 클럭을 사용하기 때문에 static CMOS 방식에서는 전력 소모를 줄일 수 있으나, 4개의 병렬 전가산기 및 MUX가 필요하기 때문에 CML 구조에서는 오히려 전력 소모가 늘어나게 되며, 최대 FCW(Frequency Control Word) 업데이트 주기는 4 클럭으로 즉각적인 업데이트가 불가능하다.
마지막으로, Reduced Pre-skewing 방식은 다수의 분주된 클럭을 사용하면서 Pre-skewing register를 줄일 수 있지만 이는 가장 느리게 분주된 클럭 속도 이상으로 FCW를 업데이트 할 수 없는 단점이 있다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 전력 소모를 줄일 수 있는 저전력화가 가능한 디지털 주파수 합성기 및 이의 제어 방법을 제안하고자 한다.
상기한 목적을 달성하기 위해, 본 발명의 바람직한 일 실시예에 따르면, 저전력화가 가능한 디지털 주파수 합성기로서, 입력되는 FCW(주파수 제어 단어)를 병렬로 적재하는 FCW 로드부; 복수의 플립플롭 및 가산기를 포함하는 블록들이 파이프라인 구조를 가지며 상기 입력되는 FCW를 인접 블록으로 전파하고 가산하는 전류 모드 로직 기반 위상 누적부; 상기 입력되는 FCW의 변화가 있는지 여부를 통해 동작 모드 또는 절전 모드로의 전환을 결정하는 제어부; 및 상기 위상 누적부에 포함된 블록들의 일부에 연결되며, 상기 절전 모드 전환 시 상기 블록들의 일부를 디스에이블시키는 바이어스 전압 생성부를 포함하는 디지털 주파수 합성기가 제공된다.
상기 제어부는 상기 입력되는 FCW가 미리 설정된 클럭 이상 아이들(idle) 상태로 있는 경우, 상기 바이어스 전압 생성부로 디스에이블 제어 신호를 출력할 수 있다.
상기 위상 누적부는, 단위 가산부, 상기 단위 가산부의 전단에 배치되는 이중 기능 플립플롭을 포함할 수 있다.
상기 이중 기능 플립플롭은, 래치 및 홀드 기능을 가지며 상기 단위 가산부의 전단에 배치되는 래치-홀드 플립플롭; 및 래치 및 버퍼 기능을 가지며 상기 로드 플립플롭과 상기 래치-홀드 플립플롭 사이에 배치되는 래치-버퍼 플립플롭을 포함할 수 있다.
상기 래치-홀드 플립플롭 및 상기 래치-버퍼 플립플롭은 마스터 슬레이브 구조를 가지며, 상기 래치-홀드 플립플롭의 마스터는 래치 기능 구조, 슬레이브는 래치 및 홀드 기능 구조를 가지며, 상기 래치-버퍼 플립플롭의 마스터 및 슬레이브는 래치 및 버퍼 기능을 위한 동일한 구조를 가질 수 있다.
상기 바이어스 전압 생성부는 상기 래치-버퍼 플립플롭의 마스터 및 슬레이브와 상기 래치-홀드 플립플롭의 마스터에 연결될 수 있다.
상기 동작 모드에서 상기 절전 모드로 전환되는 경우, 상기 래치-홀드 플립플롭은 홀드 시그널을 이용하여 입력되는 데이터 및 클럭에 무관하게 출력 데이터를 고정할 수 있다.
상기 절전 모드에서 상기 동작 모드로 전환되는 경우, 상기 래치-버퍼 플립플롭은 버퍼 시그널을 이용하여 클럭에 무관하게 입력되는 데이터를 바로 출력할 수 있다.
상기 래치-버퍼 플립플롭은 차동 회로 구조를 가지며, 상기 바이어스 전압 생성부에 의한 바이어스 전류가 복원되기 이전 시점에 상기 로드 플립플롭으로부터 입력되는 데이터를 저장하고 상기 데이터를 인접 래치-버퍼 플립플롭으로 전파할 수 있다.
상기 위상 누적부에 포함된 블록들에 클럭을 공급하는 클럭 드라이버를 더 포함하되, 상기 클럭 드라이버는, 상기 로드 플립플롭, 상기 단위 가산부 및 상기 래치-홀드 플립플롭의 슬레이브에 연결되어 계속적으로 클럭을 공급하는 제1 클럭 공급부; 및 상기 래치-버퍼 플립플롭 및 상기 래치-홀드 플립플롭의 마스터에 연결되어 절전 모드 시 오프되는 제2 클럭 공급부를 포함할 수 있다.
상기 제2 클럭 공급부는 상기 바이어스 전압 생성부에 연결되어 절전 모드 시 오프될 수 있다.
상기 바이어스 전압 생성부는 비중복(non-overlapping) 제1 스위치 및 제2 스위치와 전하 공유 캐패시터를 포함하되, 상기 절전 모드에서 상기 동작 모드로 전환되는 경우, 상기 제1 스위치가 온 되고 상기 제2 스위치가 오프되며, 상기 전하 공유 커패시터는 상기 제1 스위치와 병렬로 연결될 수 있다.
상기 제어부는 상기 절전 모드에서 상기 동작 모드로 전환되는 경우, 상기 바이어스 전압 생성부의 바이어스 전류를 모니터링 하는 바이어스 전류 모니터링부를 더 포함하되, 상기 바이어스 전류 모니터링부는 상기 복원 바이어스 전류가 초기 바이어스 전류의 미리 설정된 비율에 도달하는 경우, 상기 위상 누적부에서 FCW 업데이트가 시작되도록 할 수 있다.
본 발명의 다른 측면에 따르면, 저전력화가 가능한 디지털 주파수 합성기로서, 입력되는 FCW(주파수 제어 단어)를 병렬로 적재하는 FCW 로드부; 복수의 플립플롭 및 가산기를 포함하는 블록들이 파이프라인 구조를 가지며 상기 입력되는 FCW를 인접 블록으로 전파하고 가산하는 전류 모드 로직 기반 위상 누적부; 상기 입력되는 FCW의 변화가 있는지 여부를 통해 동작 모드 또는 절전 모드로의 전환을 결정하는 제어부; 및 상기 위상 누적부에 포함된 블록들의 일부에 연결되며, 상기 절전 모드 전환 시 상기 블록들의 일부를 위한 클럭 공급을 중단하는 클럭 드라이버를 포함하는 디지털 주파수 합성기가 제공된다.
본 발명의 또 다른 측면에 따르면, 복수의 플립플롭 및 가산기를 포함하는 블록들을 가지며, 입력되는 FCW(주파수 제어 단어)를 인접 블록으로 전파 및 가산하는 디지털 주파수 합성기의 저전력화 제어 방법으로서, 상기 입력되는 FCW의 변화가 있는지 여부를 판단하는 단계; 상기 입력되는 FCW가 미리 설정된 클럭 이상 아이들(idle) 상태로 있는 경우, 상기 블록들의 일부가 디스에이블 상태가 되도록 제어하는 단계; FCW의 변화가 감지되는 경우, 복원 바이어스 전류가 추기 바이어스 전류의 미리 설정된 비율에 도달하는지 여부를 판단하는 단계; 및 상기 복원 바이어스 전류가 초기 바이어스 전류의 미리 설정된 비율에 도달하는 경우, 상기 위상 누적부에서 FCW 업데이트가 시작되도록 제어하는 단계를 포함하되, 상기 디스에이블 상태가 되는 블록 중 일부는 상기 복원 바이어스 전류가 상기 미리 설정된 비율에 도달하기 전에 디스에이블 상태가 되기 전의 데이터 값을 저장하는 저전력화 제어 방법이 제공된다.
본 발명에 따르면, FCW의 변화 여부를 감지하여 위상 누적기의 일부 블록 및 클럭 드라이버의 전력 소비를 최소화할 수 있는 장점이 있다.
또한 본 발명에 따르면 절전 모드에서 동작 모드로 전환되는 경우 복원 바이어스 전류를 모니터링하여 오동작을 방지하고 이중 기능 플립플롭을 제공하여 빠른 FCW 업데이트가 가능한 장점이 있다.
도 1은 본 발명의 바람직한 일 실시예에 따른 디지털 주파수 합성기의 구성을 도시한 도면.
도 2는 본 발명의 바람직한 일 실시예에 따른 위상 누적부의 전력 소모를 최소화하기 위한 구조를 도시한 도면.
도 3은 본 실시예에 따른 FCW 로드부 및 위상 누적부의 상세한 구성을 도시한 도면.
도 4는 본 발명의 바람직한 일 실시예에 따른 바이어스 전압 생성부의 상세 구성을 도시한 도면.
도 5는 본 실시예에 따른 전하 공유 커패시터 유무에 따른 바이어스 전압 복원 시간을 나타낸 도면.
도 6은 본 발명의 일 실시예에 따른 바이어스 전류 모니터링부의 구성을 도시한 도면.
도 7은 본 실시예에 따른 복원 시점 판정 과정을 도시한 도면.
도 8은 본 발명의 바람직한 일 실시예에 따른 래치-홀드 플립플롭의 상세 구성을 도시한 도면.
도 9는 본 발명의 바람직한 일 실시예에 따른 래치-버퍼 플립플롭의 상세 구성을 도시한 도면.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 디지털 주파수 합성기의 구성을 도시한 도면이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 디지털 주파수 합성기는 위상 누적부(100) 및 신호 발생부(102)를 포함할 수 있다.
위상 누적부(100)는 전류 모드 로직 기반으로 이루어지며 파이프라인 구조의 복수의 플립플롭을 포함한다.
디지털 주파수 합성기에서 매 클럭마다 N 비트의 FCW가 위상 누적부(100)에 입력되며, FCW는 위상 누적부(100)에 저장되어 있는 값에 더해진다. 위상 누적부00)에서는 계속적으로 FCW가 더해지므로 overflow가 발생하게 되며, 위상 누적부(100)에 저장되어 있는 N 비트의 값 중 상위 J 비트가 신호 발생부(102)로 입력된다.
신호 발생부(102)는 위상-싸인값 변환부, 디지털-아날로그 변환부 및 저역 통과 필터를 포함할 수 있으며, 상기와 같이 입력된 위상 누적부(100)의 J 비트 출력을 이용하여 원하는 주파수를 갖는 신호(싸인파)를 생성한다.
본 발명의 바람직한 일 실시예에 따르면, 원하는 주파수 신호 발생을 위한 FCW가 빈번하게 바뀌지 않는다는 점을 이용하여 FCW의 변화가 없는 경우 위상 누적부(100)를 구성하는 다수의 플립플롭의 전류를 차단(플립플롭 OFF)하여 전력 소모를 최소화한다.
도 2는 본 발명의 바람직한 일 실시예에 따른 위상 누적부의 전력 소모를 최소화하기 위한 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 디지털 주파수 합성기는 FCW 로드부(200), 위상 누적부(202), 제어부(204), 바이어스 전압 생성부(206) 및 클럭 드라이버(208)를 포함할 수 있다.
FCW 로드부(200)는 입력된 FCW를 병렬로 적재(LOAD)하여 위상 누적부(202)로 출력한다.
위상 누적부(202)는 플립플롭 및 가산기와 같은 복수의 블록들이 파이프라인 구조를 형성하며, 입력된 FCW를 인접 블록들로 전파하고 가산한다.
제어부(204)는 입력되는 FCW의 변화가 있는지 여부를 판단하여 위상 누적부(202)를 동작 모드 및 절전 모드 중 어느 하나로 전환한다. 보다 상세하게, 제어부(204)는 미리 설정된 클럭 이상 FCW가 아이들(idle) 상태로 있는 경우, 동작 모드에서 절전 모드로 변경되도록 제어 신호(디스에이블 신호)를 생성한다.
바이어스 전압 생성부(206)는 제어부(204)의 제어 신호에 따라 위상 누적부(202)에 포함된 블록 중 절전 모드에서 디스에이블(오프) 상태가 되는 블록들의 로직 게이트 및 클럭 드라이버(208)의 일부와 연결되며, 절전 모드에서 이들을 디스에이블시키며, 동작 모드에서 이들의 동작을 복원하기 위한 전압을 인가한다.
본 실시예에 따르면, 클럭 드라이버(208)는 절전 모드 시에 디스에이블 상태가 되는 블록에 연결되는 부분과 및 절전 모드 시에도 인에이블(온) 상태에 있는 블록에 연결되는 부분이 독립적으로 제공되며, 상기한 바이어스 전압 생성부(206)는 절전 모드 시 디스에이블 상태가 되는 블록에 클럭을 공급하는 부분과 연결될 수 있다.
도 2에 도시되지 않았으나, 항상 인에이블 상태로 있어야 하는 블록 및 클럭 드라이버에 연결되는 바이어스 전압 생성부가 별도로 제공된다.
도 3은 본 실시예에 따른 FCW 로드부(200) 및 위상 누적부(202)의 상세한 구성을 도시한 도면이다.
도 3에 도시된 바와 같이, 본 실시예에 따른 FCW 로드부(200)는 복수의 로드 플립플롭(LOAD FF, 300)을 포함할 수 있다.
본 발명의 바람직한 일 실시예에 따른 위상 누적부(202)는 이중 기능 플립플롭(Dual Function Logic Gate FF: DFLG FF, 302), 단위 가산부(unit ACC, 304) 및 후단 플립플롭(POST FF, 306)을 포함할 수 있으며, 상기한 구성들이 파이프라인 구조를 형성한다.
여기서, 이중 기능 플립플롭(302)은 래치(LATCH) 및 버퍼(BUFFER) 기능을 갖는 플립플롭(302-1, 이하 ‘래치-버퍼 플립플롭’이라 함) 및 래치 및 홀드(HOLD) 기능을 갖는 플립플롭(302-2, 이하 ‘래치-홀드 플립플롭’이라 함)을 포함할 수 있다.
도 3에 도시된 바와 같이, 래치-홀드 플립플롭(302-2)는 단위 가산부(304)의 전단에 배치되며, 래치-버퍼 플립플롭(302-1)은 로드 플립플롭(300)과 래치-홀드 플립플롭(302-2) 사이에 배치된다.
본 실시예에 따른 래치-버퍼 플립플롭(302-1) 및 래치-홀드 플립플롭(302-2)은 마스터 슬레이브 구조를 가질 수 있다. 이때, 래치-홀드 플립플롭의 마스터는 통상의 플립플롭과 같은 래치 기능 구조를 가지며, 본 실시예에 따른 슬레이브는 래치 및 홀드 기능 구조를 가질 수 있다(도 8 참조).
한편, 래치-버퍼 플립플롭(302-1)의 마스터 및 슬레이브는 래치 및 버퍼 기능을 위한 동일한 구조를 가질 수 있다(도 9 참조).
본 발명의 바람직한 일 실시예에 따르면, 바이어스 전압 생성부(206)는 래치-버퍼 플립플롭(302-1)의 마스터 및 슬레이브와 래치-홀드 플립플롭(302-2)의 마스터에 연결될 수 있다.
정상적인 위상 누적기(100)의 동작에서 새로운 FCW가 적용되고 모든 플립플롭에 완전히 전파된 이후 플립플롭의 상태는 바뀌지 않는다.
이처럼 상태가 변하지 않는 플립플롭의 일부를 디스에이블(disable)시킬 수 있다면 위상 누적부(202)의 소비 전력을 줄일 수 있다.
상기한 바와 같이, 미리 설정된 클럭 동안 FCW가 아이들 상태로 있어 제어부(204)가 디스에이블 신호를 생성하는 경우 이를 수신한 바이어스 전압 생성부(206)가 오프되며, 이에 따라 바이어스 전압 생성부(206)에 마스터 및 슬레이브가 모두 연결된 래치-버퍼 플립플롭(302-1)들이 디스에이블된다.
한편, 도 3에 도시된 바와 같이 본 실시예에 따른 클럭 드라이버(208)는 항시적으로 인에이블 상태로 있는 블록에 클럭을 공급하는 제1 클럭 공급부(310) 및 디스에이블되는 블록에 클럭을 공급하는 제2 클럭 공급부(312)를 포함할 수 있다.
제1 클럭 공급부(310)는 항상 인에이블 상태로 있는 로드 플립플롭(300), 단위 가산부(304) 및 후단 플립플롭(306)에 연결되며, 제2 클럭 공급부(312)는 래치-버퍼 플립플롭(302-1)에 연결된다.
제2 클럭 공급부(312)는 절전 모드에서 디스에이블되는 래치-버퍼 플립플롭(302-1)에 연결되기 때문에 래치-버퍼 플립플롭(302-1)이 디스에이블되는 경우, 오프되어도 무방하다. 이에 따라 제2 클럭 공급부(312)는 본 실시예에 따른 바이어스 전압 생성부(206)에 연결되어 절전 모드에서 오프 상태가 되기 때문에 클럭 드라이버(208)의 전력 소모도 줄일 수 있게 된다.
한편, 본 실시예에 따른 래치-홀드 플립플롭(302-2)은 제1 및 제2 클럭 공급부(310,312)에 모두 연결되며, FCW의 변화가 없는 경우 래치-홀드 플립플롭(302-2)의 일부(슬레이브)는 제1 클럭 공급부(310)에 연결되어 인에이블 상태를 유지하며, 제2 클럭 공급부(312)에 연결된 나머지(마스터)는 디스에이블 상태를 유지한다.
이처럼 단위 가산부(304)의 바로 전단에 위치한 래치-홀드 플립플롭(302-2)이 일부만 디스에이블 되는 것은 다른 래치-버퍼 플립플롭(302-1)이 디스에이블될 때, 데이터 손실을 방지하기 위함이다. 이에 대해서는 하기에서 상세하게 설명될 것이다.
도 4는 본 발명의 바람직한 일 실시예에 따른 바이어스 전압 생성부의 상세 구성을 도시한 도면이다.
도 4에 도시된 바와 같이, 본 실시예에 따른 바이어스 전압 생성부(206)는 두 개의 대향된 비중복(non-overlapping) 스위치(400,402)를 포함한다.
제어부(204)가 FCW의 변화가 없는 것을 감지하여 디스에이블 신호를 출력하는 경우, 제2 스위치(402)가 온 되며, 이러한 경우, 위상 누적기(100)에 포함된 래치-버퍼 플립플롭(302-1) 및 래치-홀드 플립플롭(302-2)의 일부가 디스에이블된다.
반대로 제어부(204)가 FCW의 변화를 감지하는 경우, 제1 스위치(400)가 온 된다.
본 발명의 일 실시예에 따르면, 제1 스위치(400)가 온 되어 동작 모드로 전환되는 경우 전압 복원 지연이 발생하는 것을 방지하기 위해 상기 제1 스위치(400)와 병렬로 연결된 전하 공유 커패시터(Cbig)가 바이어스 전압 생성부(206)에 추가로 제공된다.
제1 스위치(400)이 온 되는 경우, 즉 복원이 시작되는 경우 전하 공유 커패시터에 의해 바이어스 전압은 이미 초기값에 도달하게 되며, 이를 통해 빠른 시간 내에 디스에이블 상태로 있는 블록들의 로직 게이트를 스위칭하기 위해 충분한 전압을 공급할 수 있다.
도 5는 본 실시예에 따른 전하 공유 커패시터 유무에 따른 바이어스 전압 복원 시간을 나타낸 도면이다.
도 5a에 도시된 바와 같이, 전하 공유 커패시터가 없는 경우, 전압 복원에 4클럭 이상 소요된다. 이처럼 전압 복원에 오랜 시간이 걸리는 경우 FCW의 업데이터 속도가 낮아지게 된다.
그러나, 도 5b에 도시된 바와 같이, 전하 공유 커패시터가 제공되는 경우 바이어스 전압을 복원하는데 1 클럭이 소요되어 FCW 업데이트 속도가 한층 개선될 수 있다.
한편, 본 발명의 바람직한 일 실시예에 따르면, 바이어스 전압 복원 과정 중간에 FCW가 업데이트되는 것을 방지하기 위해 바이어스 전류 모니터링부가 추가적으로 제공된다.
도 6은 본 발명의 일 실시예에 따른 바이어스 전류 모니터링부의 구성을 도시한 도면이다.
본 실시예에 따른 바이어스 전류 모니터링부는 제어부(204)에 포함되는 구성으로서, 도 6에 도시된 바와 같이, 복수의 트랜지스터(M1 내지 M4) 및 저항부(600, 602), 비교기(604) 및 전류 소스(606)를 포함할 수 있다.
도 6의 왼쪽 트랜지스터 M1에는 바이어스 전압 생성부(206)에 연결되며, 절전 모드에서 동작 모드로 전환되는 경우, 복원 바이어스 전압(BIAS_r)이 인가된다.
한편, M2에는 항상 초기 바이어스 전압(BIAS_o)이 인가된다.
M3 및 M4 에는 특정 전압이 인가되어 비교기(604)에 입력되는 전압의 공통 모드(common-mode) 전압을 조절하게 되어 비교기의 원활한 동작을 도와준다.
절전 모드에서 제1 저항부(600)에는 I의 전류가 제2 저항부(602)에는 2I의 전류가 흐르게 된다. 이러한 경우, 도 7에 도시된 바와 같이 비교기(604)는 RCV_n를 로직 하이로, RCV_p를 로직 로우로 출력한다.
한편, 동작 모드로 전환되어 트랜지스터 M1 및 M3에 복원 바이어스 전압이 인가되는 경우, 도 7에 도시된 바와 같이, 제1 저항부(600)에 흐르는 전류(복원 바이어스 전류)는 점차적으로 증가하게 된다.
본 실시예에 따른 바이어스 전류 모니터링부는 복원 바이어스 전류를 체크하고, 복원 상태를 결정하기 위해 복원 바이어스 전류를 초기 바이어스 전류와 비교하며, 복원 바이어스 전류가 초기 바이어스 전류의 소정 비율만큼 도달하는 경우에 FCW 업데이트가 시작되도록 한다.
예를 들어, 바이어스 전류 모니터링부는 복원 바이어스 전류가 초기 바이어스 전류(I) 의 75% 에 도달하여 도합 1.75I의 전류가 흐를 경우 FCW 업데이트가 시작되도록 할 수 있다.
상기와 같이, 75%를 기준으로 하는 경우, 낮은 전류를 보상하기 위해 왼쪽 편 저항부(600)의 레지스턴스가 오른편 저항부(602)의 레지스턴스보다 14%(1.14R) 더 커야만 한다.
상기와 같이, 75%의 기준값이 설정되고 초기 바이어스 전류가 2I라 할 때, 비교기(604)는 제1 저항부(600)에 흐르는 전류가 1.75I가 되는 경우, RCV_p를 로직 하이로 RCV_n을 로직 로우로 출력한다.
M3 및 M4는 포화영역에서 바이어스되고, 전류 소스는 비교기(604)의 입력에서 공통 모드(common mode) 제어를 수행하기 위해 사용된다.
도 7은 복원 바이어스 전류가 초기 바이어스 전류의 75%가 넘을 때 토글(toggle) 되도록 설정된 회로의 시뮬레이션 결과를 도시한 것이다. 비교기(604)를 다른 지점에서 동작시키기 위해 독립된 전류 소스 및 레지스터들이 사용될 수 있다.
절전 모드에서 동작 모드로 전환되는 경우, 디스에이블된 플립플롭의 데이터는 유실될 수 있으며, 이에 따라 동작 모드로의 전환 시 FCW 업데이트 속도를 높이는 것에 제한이 있을 수 있다.
이를 방지하기 위해, 단위 가산부(304)의 전단에 위치한 레지스터는 디스에이블 기간에도 데이터를 유지할 필요가 있으며, 이를 위해 본 발명의 바람직한 일 실시예에 따르면, 단위 가산부(304)의 전단 레지스터는 입력 데이터 및 클럭들이 모두 디스에이블되는 될 때 데이터 유지를 위한 래치-홀드 플립플롭(302-2) 구조를 갖는다.
도 8은 본 발명의 바람직한 일 실시예에 따른 래치-홀드 플립플롭의 상세 구성을 도시한 도면이다.
상기한 바와 같이, 본 실시예에 따른 래치-홀드 플립플롭은 마스터-슬레이브 구조를 가지며, 도 8은 홀드 기능(HOLD)이 추가된 슬레이브 플립플롭의 구성을 도시한 도면으로서, 절전 모드에서도 항상 인에이블 상태에 있는 플립플롭을 도시한 것이다.
도면에 도시되지 않은 마스터 플립플롭은 홀드 기능을 위한 트랜지스터를 구비할 필요가 없다.
도 8을 참조하면, 절전 모드에서 오른쪽의 HOLD 시그널이 하이가 되며, 래치-홀드 플립플롭(302-2)이 차동 회로 구조를 가지는바, 입력 데이터 및 클럭과 무관하게 출력 데이터는 절전 모드 직접 값으로 고정된다. 본 발명의 일 실시예에 따르면, 절전 모드에서 전체 래치-홀드 플립플롭 중 슬레이브 플립플롭만이 출력 데이터 유지를 위해 선택적으로 활성화되며, 마스터 플립플롭은 오프 상태를 유지한다. 이때, 클럭 드라이버(208)의 제1 클럭 공급부(310)는 슬레이브 플립플롭에 연결되고, 제2 클럭 공급부(312)은 마스터 플립플롭에 연결되며, 절전 모드에서 제2 클럭 공급부(312)도 오프되기 때문에 위상 누적부(202)의 전력 소비가 줄어들게 된다.
한편, FCW의 변화가 감지되어 동작 모드로 전환이 될 때, 빠른 FCW 업데이트를 보장하기 위해, 본 발명의 일 실시예에 따르면, 래치-버퍼 플립플롭(302-1)이 제공된다.
도 9는 본 발명의 바람직한 일 실시예에 따른 래치-버퍼 플립플롭의 상세 구성을 도시한 도면이다.
도 9에 도시된 래치-버퍼 플립플롭(302-1)도 래치-홀드 플립플롭(302-2)과 마찬가지로 마스터-슬레이브 구조를 가지나, 래치-홀드 플립플롭(302-2)과 달리 마스터 플립플롭과 슬레이브 플립플롭이 동일한 구조를 가진다.
도 9를 참조하면, 동작 모드로 전환되는 경우 버퍼(BUFF) 시그널이 하이가 되며, 이에 따라 마스터 및 슬레이브 플립플롭은 데이터를 전파하기 위한 버퍼로서 동작한다. 본 실시예에 따르면, 래치-버퍼 플립플롭은 차동 회로 구조를 가지는 바, 버퍼 시그널에 작은 전류 차이만 있더라도 입력 데이터가 클럭과 무관하게 바로 출력되며, 이에 따라 바이어스 전압이 복원되기 이전에 FCW의 복원이 빠르게 이루어지게 된다.
상기한 바와 같이, 실질적인 FCW 업데이트는 복원 바이어스 전류가 초기 바이어스 전류의 미리 설정된 비율에 도달하는 경우에 시작되는데, 이때, 디스에이블 상태에 있던 플립플롭들에 과거 데이터가 채워져 있어야 한다. 상기한 래치-버퍼 플립플롭(302-1) 구조를 통해 복원 바이어스 전류가 일정 값에 도달하기 전에 로드 플립플롭(300)에 저장되어 있던 데이터들이 다음 단을 구성하는 플롭플롭들에 전파되어 빠른 FCW 업데이트를 보장할 수 있다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (15)

  1. 저전력화가 가능한 디지털 주파수 합성기로서,
    입력되는 FCW(주파수 제어 단어)를 병렬로 적재하는 FCW 로드부;
    복수의 플립플롭 및 가산기를 포함하는 블록들이 파이프라인 구조를 가지며 상기 입력되는 FCW를 인접 블록으로 전파하고 가산하는 전류 모드 로직 기반 위상 누적부;
    상기 입력되는 FCW의 변화가 있는지 여부를 통해 동작 모드 또는 절전 모드로의 전환을 결정하는 제어부; 및
    상기 위상 누적부에 포함된 블록들의 일부에 연결되며, 상기 절전 모드 전환 시 상기 블록들의 일부를 디스에이블시키는 바이어스 전압 생성부를 포함하는 디지털 주파수 합성기.
  2. 제1항에 있어서,
    상기 제어부는 상기 입력되는 FCW가 미리 설정된 클럭 이상 아이들(idle) 상태로 있는 경우, 상기 바이어스 전압 생성부로 디스에이블 제어 신호를 출력하는 디지털 주파수 합성기.
  3. 제1항에 있어서,
    상기 위상 누적부는,
    단위 가산부, 상기 단위 가산부의 전단에 배치되는 이중 기능 플립플롭을 포함하는 디지털 주파수 합성기.
  4. 제3항에 있어서,
    상기 이중 기능 플립플롭은,
    래치 및 홀드 기능을 가지며 상기 단위 가산부의 전단에 배치되는 래치-홀드 플립플롭; 및
    래치 및 버퍼 기능을 가지며 상기 로드 플립플롭과 상기 래치-홀드 플립플롭 사이에 배치되는 래치-버퍼 플립플롭을 포함하는 디지털 주파수 합성기.
  5. 제4항에 있어서,
    상기 래치-홀드 플립플롭 및 상기 래치-버퍼 플립플롭은 마스터 슬레이브 구조를 가지며, 상기 래치-홀드 플립플롭의 마스터는 래치 기능 구조, 슬레이브는 래치 및 홀드 기능 구조를 가지며, 상기 래치-버퍼 플립플롭의 마스터 및 슬레이브는 래치 및 버퍼 기능을 위한 동일한 구조를 갖는 디지털 주파수 합성기.
  6. 제5항에 있어서,
    상기 바이어스 전압 생성부는 상기 래치-버퍼 플립플롭의 마스터 및 슬레이브와 상기 래치-홀드 플립플롭의 마스터에 연결되는 디지털 주파수 합성기.
  7. 제5항에 있어서,
    상기 동작 모드에서 상기 절전 모드로 전환되는 경우, 상기 래치-홀드 플립플롭은 홀드 시그널을 이용하여 입력되는 데이터 및 클럭에 무관하게 출력 데이터를 고정하는 디지털 주파수 합성기.
  8. 제5항에 있어서,
    상기 절전 모드에서 상기 동작 모드로 전환되는 경우, 상기 래치-버퍼 플립플롭은 버퍼 시그널을 이용하여 클럭에 무관하게 입력되는 데이터를 바로 출력하는 디지털 주파수 합성기.
  9. 제8항에 있어서,
    상기 래치-버퍼 플립플롭은 차동 회로 구조를 가지며, 상기 바이어스 전압 생성부에 의한 바이어스 전류가 복원되기 이전 시점에 상기 로드 플립플롭으로부터 입력되는 데이터를 저장하고 상기 데이터를 인접 래치-버퍼 플립플롭으로 전파하는 디지털 주파수 합성기.
  10. 제5항에 있어서,
    상기 위상 누적부에 포함된 블록들에 클럭을 공급하는 클럭 드라이버를 더 포함하되,
    상기 클럭 드라이버는,
    상기 로드 플립플롭, 상기 단위 가산부 및 상기 래치-홀드 플립플롭의 슬레이브에 연결되어 계속적으로 클럭을 공급하는 제1 클럭 공급부; 및
    상기 래치-버퍼 플립플롭 및 상기 래치-홀드 플립플롭의 마스터에 연결되어 절전 모드 시 오프되는 제2 클럭 공급부를 포함하는 디지털 주파수 합성기.
  11. 제10항에 있어서,
    상기 제2 클럭 공급부는 상기 바이어스 전압 생성부에 연결되어 절전 모드 시 오프되는 디지털 주파수 합성기.
  12. 제1항에 있어서,
    상기 바이어스 전압 생성부는 비중복(non-overlapping) 제1 스위치 및 제2 스위치와 전하 공유 캐패시터를 포함하되,
    상기 절전 모드에서 상기 동작 모드로 전환되는 경우, 상기 제1 스위치가 온 되고 상기 제2 스위치가 오프되며,
    상기 전하 공유 커패시터는 상기 제1 스위치와 병렬로 연결되는 디지털 주파수 합성기.
  13. 제1항에 있어서,
    상기 제어부는 상기 절전 모드에서 상기 동작 모드로 전환되는 경우, 상기 바이어스 전압 생성부의 바이어스 전류를 모니터링 하는 바이어스 전류 모니터링부를 더 포함하되,
    상기 바이어스 전류 모니터링부는 복원 바이어스 전류가 초기 바이어스 전류의 미리 설정된 비율에 도달하는 경우, 상기 위상 누적부에서 FCW 업데이트가 시작되도록 하는 디지털 주파수 합성기.
  14. 저전력화가 가능한 디지털 주파수 합성기로서,
    입력되는 FCW(주파수 제어 단어)를 병렬로 적재하는 FCW 로드부;
    복수의 플립플롭 및 가산기를 포함하는 블록들이 파이프라인 구조를 가지며 상기 입력되는 FCW를 인접 블록으로 전파하고 가산하는 전류 모드 로직 기반 위상 누적부;
    상기 입력되는 FCW의 변화가 있는지 여부를 통해 동작 모드 또는 절전 모드로의 전환을 결정하는 제어부; 및
    상기 위상 누적부에 포함된 블록들의 일부에 연결되며, 상기 절전 모드 전환 시 상기 블록들의 일부를 위한 클럭 공급을 중단하는 클럭 드라이버를 포함하는 디지털 주파수 합성기.
  15. 복수의 플립플롭 및 가산기를 포함하는 블록들을 가지며, 입력되는 FCW(주파수 제어 단어)를 인접 블록으로 전파 및 가산하는 디지털 주파수 합성기의 저전력화 제어 방법으로서,
    상기 입력되는 FCW의 변화가 있는지 여부를 판단하는 단계;
    상기 입력되는 FCW가 미리 설정된 클럭 이상 아이들(idle) 상태로 있는 경우, 상기 블록들의 일부가 디스에이블 상태가 되도록 제어하는 단계;
    FCW의 변화가 감지되는 경우, 복원 바이어스 전류가 추기 바이어스 전류의 미리 설정된 비율에 도달하는지 여부를 판단하는 단계; 및
    상기 복원 바이어스 전류가 초기 바이어스 전류의 미리 설정된 비율에 도달하는 경우, 위상 누적부에서 FCW 업데이트가 시작되도록 제어하는 단계를 포함하되,
    상기 디스에이블 상태가 되는 블록 중 일부는 상기 복원 바이어스 전류가 상기 미리 설정된 비율에 도달하기 전에 디스에이블 상태가 되기 전의 데이터 값을 저장하는 저전력화 제어 방법.
KR1020110046468A 2011-05-17 2011-05-17 저전력화가 가능한 디지털 주파수 합성기 및 이의 제어 방법 KR101240107B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110046468A KR101240107B1 (ko) 2011-05-17 2011-05-17 저전력화가 가능한 디지털 주파수 합성기 및 이의 제어 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110046468A KR101240107B1 (ko) 2011-05-17 2011-05-17 저전력화가 가능한 디지털 주파수 합성기 및 이의 제어 방법

Publications (2)

Publication Number Publication Date
KR20120128482A KR20120128482A (ko) 2012-11-27
KR101240107B1 true KR101240107B1 (ko) 2013-03-06

Family

ID=47513224

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110046468A KR101240107B1 (ko) 2011-05-17 2011-05-17 저전력화가 가능한 디지털 주파수 합성기 및 이의 제어 방법

Country Status (1)

Country Link
KR (1) KR101240107B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160050840A (ko) * 2014-10-31 2016-05-11 (주)자람테크놀로지 고속 전류 모드 로직 제어 장치 및 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11481015B2 (en) * 2019-06-25 2022-10-25 Nxp B.V. Power consumption management in protocol-based redrivers
US20230195204A1 (en) * 2021-12-16 2023-06-22 Advanced Micro Devices, Inc. System and method to reduce power down entry and exit latency

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970055573A (ko) * 1995-12-21 1997-07-31 양승택 직접 디지탈 주파수합성기
KR19980045885A (ko) * 1996-12-11 1998-09-15 양승택 병렬 구조의 직접 디지탈 주파수 합성기
KR20000031136A (ko) * 1998-11-03 2000-06-05 정선종 직접 디지털 주파수 합성기
KR20010047854A (ko) * 1999-11-23 2001-06-15 홍승억 개선된 주파수 스펙트럼 특성을 갖는 디지털 주파수 합성기

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970055573A (ko) * 1995-12-21 1997-07-31 양승택 직접 디지탈 주파수합성기
KR19980045885A (ko) * 1996-12-11 1998-09-15 양승택 병렬 구조의 직접 디지탈 주파수 합성기
KR20000031136A (ko) * 1998-11-03 2000-06-05 정선종 직접 디지털 주파수 합성기
KR20010047854A (ko) * 1999-11-23 2001-06-15 홍승억 개선된 주파수 스펙트럼 특성을 갖는 디지털 주파수 합성기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160050840A (ko) * 2014-10-31 2016-05-11 (주)자람테크놀로지 고속 전류 모드 로직 제어 장치 및 방법
KR101632037B1 (ko) * 2014-10-31 2016-06-20 (주)자람테크놀로지 고속 전류 모드 로직 제어 장치 및 방법

Also Published As

Publication number Publication date
KR20120128482A (ko) 2012-11-27

Similar Documents

Publication Publication Date Title
US7622955B2 (en) Power savings with a level-shifting boundary isolation flip-flop (LSIFF) and a clock controlled data retention scheme
US7616040B2 (en) Flip-flop and semiconductor integrated circuit
JP4894014B2 (ja) 集積回路のための電源の適応制御
JP4883850B2 (ja) 半導体装置
US20130205104A1 (en) Finite State Machine for System Management
TWI405408B (zh) 可連續提供電源之切換控制方法及其相關裝置與電源供應系統
JP2007535031A (ja) データ処理システム内における状態保持
JP3670738B2 (ja) フィードバック・ラッチおよびその方法
KR101240107B1 (ko) 저전력화가 가능한 디지털 주파수 합성기 및 이의 제어 방법
JP2008507117A (ja) 性能パラメータの２値制御のための制御方式
US10491197B2 (en) Flop circuit with integrated clock gating circuit
JP2003218680A (ja) 高速に電源スイッチのオンオフが可能な論理回路
US9923552B2 (en) Latch circuitry
KR101188781B1 (ko) 임계 전압 스케일링 또는 스택 구조의 트랜지스터를 이용한 저전력 래치 장치
JP5627163B2 (ja) 動作モード及びスリープモードでのデータ保持方法および回路
US8436647B2 (en) Pipeline power gating for gates with multiple destinations
US8183939B1 (en) Ring oscillator
JP5141246B2 (ja) クロック伝搬回路
JP5799167B2 (ja) パイプライン方式のパワーゲーティング
US7447099B2 (en) Leakage mitigation logic
KR101632037B1 (ko) 고속 전류 모드 로직 제어 장치 및 방법
US8559246B2 (en) Digital retention voltage generation
JP2003298413A (ja) クロック生成回路
JP4384970B2 (ja) スキャンチェーン及びバウンダリスキャンを使用した節電方法
JPWO2007077928A1 (ja) ダイナミック半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170103

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171227

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee