JP2004048228A

JP2004048228A - プログラマブル論理回路及びコンピュータシステム並びに回路の初期化方法

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Publication number: JP2004048228A
Application number: JP2002200874A
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Inventors: Kunio Nakano; 中野　邦夫
Original assignee: Konica Minolta Inc
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Priority date: 2002-07-10
Filing date: 2002-07-10
Publication date: 2004-02-12
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Abstract

【課題】回路を使用する外部回路に初期化信号の送出タイミングを調整する機能を付加することなく、確実に回路の初期化を実行することができるプログラマブル論理回路及びコンピュータシステム並びに回路の初期化方法の提供。
【解決手段】プログラマブル論理部３と、回路データ格納メモリ７に記憶された回路データをプログラマブル論理部に書き込み、書き込み完了信号を送出する回路データ書き込み部４と、書き込み完了信号を参照して、外部回路６からの初期化信号の有効／無効を判断する初期化判断部５とを備え、書き込み完了前に初期化信号が入力された場合には、外部回路に初期化判別信号を返信するため、外部回路自体に初期化信号の送出タイミングを調整する機能を設けることなく確実に回路の初期化を実行でき、また、初期化されないまま回路の処理が実行されるという不具合を防止することができる。
【選択図】
図１

Description

【０００１】
【発明の属する技術分野】
本発明は、再構成可能な領域を含むプログラマブル論理回路及びプログラマブル論理回路を備えるコンピュータシステム並びにプログラマブル論理回路における回路の初期化方法に関する。
【０００２】
【従来の技術】
高速なコンピュータシステムを構成する方法としては、大別して２つの方法がある。第１の方法は、図６に示すように、複数のＣＰＵ１５を設け、それらを並列に動作させるマルチプロセッサ方式であり、第２の方法は、図７に示すように、ＣＰＵ１５の動作を支援することにより、高速化を達成するものである。
【０００３】
マルチプロセッサの代表例としては、並列型のスーパーコンピュータや高性能なサーバー等が挙げられる。また最近では、ＪＡＶＡ（Ｒ）プロセッサを搭載するケースや、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌｉｎｇ　Ｐｒｏｃｅｓｓｏｒ）を搭載するケースなど、特定のアプリケーションに特化して性能を向上させることができるようなマルチプロセッサシステムも提案されている。
【０００４】
また、ＣＰＵ１５の動作を支援する構成としては、コプロセッサを搭載する構成やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）を搭載する構成等がある。
【０００５】
コプロセッサの代表例として、浮動小数点演算を高速に行うＦＰＵ（Ｆｌｏａｔｉｎｇ−ｐｏｉｎｔ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）がある。このＦＰＵを用いることにより、ＣＰＵがハードで浮動小数点演算を行えず、ソフトウェアで処理しなければならない場合に高速化が可能になる。他の例としては、行列の演算を高速に行うためのベクトルコプロセッサがある。これは、行列演算などの規則的な演算を高速に行うためのハードウェアを備えているものである。このようなコプロセッサを用いることにより、科学技術計算などで規則的な演算が大量に出てくる場合に、ＣＰＵだけで処理するよりも高速に処理することが可能になる。
【０００６】
一方、ＡＳＩＣは、アプリケーションに特化した機能の一部または全部をハードウェアで構成することにより、高速動作を可能にするものであり、その代表例としてゲートアレイが知られている。組み込み型のシステムでは、ＡＳＩＣを搭載することより高速でかつ小型のシステム構築が可能になるが、このＡＳＩＣはアプリケーションに特化した機能を持つために、さまざまなアプリケーションに対応することができないという欠点がある。
【０００７】
この欠点を補うため、近年、ＦＰＧＡ（ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）やＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　ｌｏｇｉｃ　ｄｅｖｉｃｅ）等の書き換え可能なプログラマブル論理部を備えるデバイス（以下、これらを総称してプログラマブル論理回路と呼ぶ。）の開発が行われている（例えば、米国特許第４，７００，１８７号）。このプログラマブル論理回路は、ＬＵＴ（ＬｏｏｋＵｐ　Ｔａｂｌｅ）とフリップフロップとで構成される基本セルを配列したものであり、ＬＵＴを書き換えることにより内部の回路データを変更することが出来る。従って、アプリケーションに応じて回路データを書き換えることができることから、特殊な用途やサイクルの短い機器等の制御デバイスとして利用されている。
【０００８】
【発明が解決しようとする課題】
上記プログラマブル論理回路では、図８に示すように、電源オン時又はリセット時に、回路データ格納メモリ７に記憶された回路データがプログラマブル論理部３に書き込まれ、一方、書き込まれた回路を使用する外部回路６から送られる初期化信号によって回路が初期化され、該回路を用いた処理が実行されるが、回路データ書き込み部４による回路データの書き込みと、外部回路６による初期化信号の送出とは互いに独立して行われるため、回路データの書き込みが完了する前に初期化信号が送られた場合には、該初期化信号は無効となってしまう。
【０００９】
本来、回路データの書き込みと書き込まれた回路の初期化とはタイミングを調整する必要があるが、従来のプログラマブル論理回路１８では、プログラマブル論理部３の回路規模が小さく、また、書き込まれる回路データの論理規模も小さいために回路データの書き込みに要する時間が短くて済み、その結果、外部回路６が起動して初期化信号を送出するときには、既に回路データの書き込みが終了していたため、回路データの書き込みと初期化信号の送出との調整を行う必要はなかった。
【００１０】
しかしながら、プログラマブル論理部３や回路データの論理規模が大きくなってくると、回路データの書き込みに時間がかかり、外部回路６が初期化信号を送出する時点で回路データの書き込みが完了していない場合が生じる。そこで、従来は回路データを使用する外部回路６側で、回路データの書き込みが完了したことを調査したり、所定の時間が経過するまでは初期化信号を送出しないような制御を行っていた。
【００１１】
このような制御を行うためには、プログラマブル論理回路１８を使用する各々の外部回路６に初期化信号を送るタイミングを制御する機能を設けなければならず、システムの構成が複雑化すると共に、外部回路６に上記機能を設けても、回路データの書き込みと初期化信号の送出とが独立して行われるため、回路データの規模に応じて初期化信号を送信するタイミングを一々調整しなければならず、また、回路データの書き込みが完了してから初期化信号が送出されるまでに間隔が長くなると、その分処理が遅延してしまい、コンピュータシステムの高速化を図ることができなくなってしまう。
【００１２】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、プログラマブル論理回路に書き込まれた回路を使用する外部回路に、初期化信号の送出タイミングを調整する機能を付加することなく、確実に回路の初期化を実行することができるプログラマブル論理回路及びプログラマブル論理回路を備えたコンピュータシステム並びにプログラマブル論理回路における回路の初期化方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明のプログラマブル論理回路は、書き込み可能なプログラマブル論理部と、該プログラマブル論理部に回路データを書き込む回路データ書き込み部とを少なくとも有するプログラマブル論理回路において、前記回路データ書き込み部から送出される書き込み完了信号を参照して、外部回路から入力される、前記回路データにより構成される回路に対する初期化信号の有効／無効を判断する初期化判断部を備えるものである。
【００１４】
本発明においては、前記初期化判断部は、前記回路データの書き込み中に前記初期化信号が入力された場合、該初期化信号を送出した前記外部回路又は前記回路データにより構成される回路を使用する外部回路に対して、書き込み中に初期化行為があったことを示す初期化判別信号を送信する機能を備える構成とすることができる。
【００１５】
また、本発明においては、前記回路データにより構成される前記回路に対する前記初期化信号の入力用のピンが予め用意されていることが好ましい。
【００１６】
また、本発明のコンピュータシステムは、上記プログラマブル論理回路と、前記回路データにより構成される前記回路を使用する前記外部回路と、前記回路データを格納する回路データ格納メモリとを少なくとも備えるものである。
【００１７】
また、本発明のコンピュータシステムは、書き込み可能なプログラマブル論理部と、該プログラマブル論理部に回路データを書き込む回路データ書き込み部とを少なくとも有するプログラマブル論理回路と、前記回路データにより構成される回路を使用する外部回路と、前記回路データ書き込み部からの書き込み完了信号を参照して、前記外部回路からの前記回路に対する初期化信号の有効／無効を判断する初期化判断部と、前記回路データを格納する回路データ格納メモリとを少なくとも備えるものである。
【００１８】
本発明においては、前記外部回路は、前記初期化判断部から送信される前記初期化判別信号を参照して初期化の実行状態を監視する機能を備え、該機能により、初期化が行われるまで前記回路を用いた処理の実行が延期される構成とすることができる。
【００１９】
また、本発明の回路の初期化方法は、書き込み可能なプログラマブル論理部と、該プログラマブル論理部に回路データを書き込む回路データ書き込み部とを少なくとも有するプログラマブル論理回路を用いた回路の初期化方法であって、前記回路データの書き込み中に、前記回路データにより構成される回路に対する初期化信号が入力された場合、書き込み終了後に前記回路の初期化を実行するものである。
【００２０】
本発明においては、回路データ書き込み部により、回路データ格納メモリに記憶された回路データをプログラマブル論理部に書き込む処理と、外部回路から入力される前記回路に対する初期化信号を受信する処理と、前記回路データ書き込み部からの書き込み完了信号を参照して、前記書き込み完了信号受信後に前記初期化信号を受信した場合には、前記初期化信号を前記プログラマブル論理部に送り、前記書き込み完了信号受信前に前記初期化信号を受信した場合には、前記外部回路に書き込み中に初期化行為があったことを示す初期化判別信号を送信する処理とを少なくとも行う構成とすることができる。
【００２１】
また、本発明においては、前記回路データを作成する際に、該回路データにより構成される前記回路に対する初期化信号の入力ピンを指定する情報を作成し、該情報を用いて前記初期化信号を前記プログラマブル論理部に送信する構成とすることもできる。
【００２２】
このように、再構成可能なプログラマブル論理部と該プログラマブル論理部に回路データを書き込む回路データ書き込み部とを少なくとも有するプログラマブル論理回路の内部又は外部に、回路データ書き込み部からの書き込み完了信号を参照して、外部回路からの初期化信号の有効／無効を判断し、無効と判断した場合に、初期化信号を送出した外部回路又は回路データにより構成される回路を使用する外部回路に書き込み完了前に初期化信号が入力されたことを通知する初期化判別信号を送出する初期化判断部を設けることにより、外部回路において初期化信号の送出のタイミングを調整する必要がなく、任意の時間に初期化信号が入力されても確実に回路の初期化を実行することができる。
【００２３】
【発明の実施の形態】
本発明に係るプログラマブル論理回路は、好ましい一実施の形態において、書き換え可能なプログラマブル論理部と、回路データ格納メモリに記憶された回路データをプログラマブル論理部に書き込み、書き込みが完了したら書き込み完了信号を送出する回路データ書き込み部と、回路データ書き込み部から書き込み完了信号を受信し、該書き込み完了信号の受信を参照して、書き込まれた回路を利用する外部回路からの初期化信号の有効／無効を判断する初期化判断部とを備えるものであり、回路データの書き込み完了前に初期化信号が入力された場合には、初期化信号を送出した外部回路又は回路データにより構成される回路を使用する外部回路に対して書き込み完了前に初期化信号が入力されたことを通知する初期化判別信号を返信するため、外部回路自体に初期化信号の送出タイミングを調整する機能を設ける必要がなくなり、コンピュータシステムの構成を複雑にすることなく、確実に回路の初期化を実行することができる。また、外部回路では、初期化判別信号を参照して、初期化が実行されるまで回路を用いた処理を延期することにより、初期化されないまま回路の処理が実行されるという不具合を防止することができる。
【００２４】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の一実施例に係るプログラマブル論理回路及びコンピュータシステム並びにプログラマブル論理回路を用いた回路の初期化方法について、図１乃至図５を参照して説明する。図１は、本発明の一実施例に係るプログラマブル論理回路及びコンピュータシステムの基本構成及び処理の流れを模式的に示す図であり、図２は、本実施例のプログラマブル論理回路を用いた回路の初期化手順を示すフローチャート図である。また、図３は、本実施例に係るプログラマブル論理回路及びコンピュータシステムの他の構成を示す図であり、図４及び図５は、先願に係るプログラマブル論理回路の構成及びスロットの入出力インターフェースを示す図である。
【００２５】
従来技術において記載したように、プログラマブル論理回路を用いることによって、コンピュータシステムが必要とする回路データをプログラマブル論理部に再構成することができるが、書き込んだ回路を利用するためには予め初期化信号を送って回路を初期化する必要がある。
【００２６】
ここで、従来は、プログラマブル論理部や回路データの論理規模が小さく、書き込みに要する時間が短いために、外部回路から初期化信号が送信されるときには既に書き換えが完了しており、回路データの書き込みと外部回路からの初期化信号の送出との調整を行う必要はなかったが、プログラマブル論理部や回路データの論理規模が大きくなってくると、書き込みが完了する前に初期化信号が送信される場合があり、この場合には初期化信号は無効とされてしまい、回路データを正常に動作させることができないという問題が生じていた。
【００２７】
この問題を回避するために、外部回路にプログラマブル論理回路の書き込み状態を調査する機能や初期化信号を送出するタイミングを制御する機能を設けなければならず、コンピュータシステムの構成が複雑になってしまう。特に、多数の外部回路が接続され、各々の外部回路がプログラマブル論理回路に書き込まれた回路を使用するシステムにおいては、外部回路間でもタイミングを制御しなければならず、システムの構成が更に複雑になってしまう。
【００２８】
そこで、本発明では、書き換え可能なプログラマブル論理部と回路データの書き込みを行う回路データ書き込み部とを備えるプログラマブル論理回路又はプログラマブル論理回路を含むコンピュータシステムに、回路データ書き込み部からの書き込み完了信号を参照して、外部回路（ハードウェアでもソフトウェアでもよい）からの初期化信号に対して有効／無効を判断する機能を設けることにより、任意の時間に初期化信号が入力された場合であっても確実に初期化を実行できるようにしている。
【００２９】
具体的に説明すると、本実施例のプログラマブル論理回路２は、図１に示すように、書き換え可能な領域からなるプログラマブル論理部３と、回路データ格納メモリ７から回路データを受信し、プログラマブル論理部３に書き込むと共に、書き込み状態を監視し、書き込みが完了したら書き込み完了信号を送出する回路データ書き込み部４と、書き込み完了信号を参照して外部回路６からの初期化信号に対して有効／無効を判断し、無効と判断した場合には外部回路６に初期化信号判別信号（回路データの書き込み完了前に初期化信号入力があったかどうかを示す信号）を返送する初期化判断部５とを少なくとも備えている。
【００３０】
なお、図１の構成は本発明のプログラマブル論理回路２及びコンピュータシステム１の基本的な構成であり、プログラマブル論理回路２内に複数のプログラマブル論理部３を備える構成や、外部との調停を行う手段を備える構成としても良い。また、図１では外部回路６を１つ記載しているが、プログラマブル論理部３に構成した回路を使用する外部回路６が複数接続されていてもよく、初期化信号を送出する外部回路と初期判別信号を受信する外部回路とが異なっていてもよい。また、コンピュータシステム１として、プログラマブル論理回路２と回路データ格納メモリ７と外部回路６のみを記載しているが、これらに加えてＣＰＵ等のプロセッサや他の記憶手段等が接続されていても良い。
【００３１】
上記構成のプログラマブル論理回路２では、外部回路６から初期化信号が送信されると、初期化判断部５は、回路データ書き込み部４からの書き込み完了信号の有無を参照して、書き込み完了信号を受信している場合には初期化信号を有効と判断し、プログラマブル論理部３に初期化信号を送信して初期化を実行し、書き込み完了信号を受信していない場合には初期化信号を無効と判断し、外部回路６（初期化信号を送信した外部回路又はプログラマブル論理部３に書き込まれた回路を使用する他の外部回路）に初期化判別信号を送信し、外部回路６では、初期化判別信号により、初期化が実行されるまで回路を用いた処理を延期する。従って、従来のように、書き込み完了前に送出された初期化信号が無効とされて、初期化されないまま回路の処理が行われるといった不具合を防止することができる。
【００３２】
次に、プログラマブル論理回路における回路の初期化方法の具体的手順について、図２のフローチャート図を参照して説明する。
【００３３】
まず、ステップＳ１０１で、コンピュータシステム１の電源をオン又はリセットすると、ステップＳ１０２で、回路データ書き込み部４は回路データ格納メモリ７から回路データを読み取り、プログラマブル論理部３への書き込みを開始し、書き込みが完了したら初期化判断部５へ書き込み完了信号を送信する。
【００３４】
初期化判断部５では、ステップＳ１０３で、外部回路６からの初期化信号を監視し、初期化信号を受信したら、ステップＳ１０４で、回路データ書き込み部４から書き込み完了信号を受け取ったか否かを参照して、書き込み完了信号を受け取っている場合には、ステップＳ１０６でプログラマブル論理部３に初期化信号を送って回路の初期化を実行する。
【００３５】
また、回路データ書き込み部４から書き込み完了信号を受け取っていない場合には、ステップＳ１０５で、外部回路６（初期化信号を送信した外部回路又はプログラマブル論理部３に書き込まれた回路を使用する他の外部回路）に対して、書き込み完了前に初期化信号を受信したことを示す初期化判別信号を送信する。初期化判別信号を受信した外部回路６では、初期化判別信号により初期化が実行されていないことを認識し、回路を用いた処理を延期する。そして、書き込み完了信号を受け取ったら、プログラマブル論理部３に初期化信号を送って回路の初期化を実行する。
【００３６】
このような構成のプログラマブル論理回路２を用いることにより、外部回路６に、プログラマブル論理回路２の回路データの書き込み状態を調査する機能や初期化信号の送出のタイミングを調整する機能を設けることなく、確実に回路の初期化を実行することができる。また、外部回路６では、初期化判別信号によりプログラマブル論理回路２が書き込み中であることを認識し、回路の処理を待ち状態とすることができるため、初期化が行われずに回路データの処理が実行されるという不具合を防止することができる。
【００３７】
なお、本発明は、プログラマブル論理部３の回路データの書き込み状態を監視して外部回路６から送出される初期化信号の有効／無効を判断することを特徴とするものであり、初期化判断部５は必ずしもプログラマブル論理回路２と一体的に構成する必要はなく、図３に示すように、プログラマブル論理回路２の外部に設ける構成することもできる。このような構成とすることにより、一般的なプログラマブル論理回路２を使用することができると共に、プログラマブル論理回路２を複数備えるシステムの場合は一つの初期化判断部５でタイミングを制御することにより、システムの構成を簡略化することもできる。
【００３８】
また、初期化判断部５は外部回路６から初期化信号を受信してプログラマブル論理部３に送出する必要があるため、プログラマブル論理回路２の入出力インターフェースを明確にする必要がある。そこで、回路データを作成する際に、回路データに対する初期化信号の入力用ピンを指定する情報をメモリ（回路データ格納メモリ７でも他の記憶手段でもよい）に記憶しておき、初期化判断部５はメモリからピン指定情報を受け取って指定されたピンを介して初期化信号を送信すればよい。
【００３９】
また、本発明で用いるプログラマブル論理回路２のプログラマブル論理部３は一般的に用いられている構造のものを使用すればよいが、複数の回路データが書き込まれる場合には、回路データの書き込みを効率的に行うために、本願出願人の先願（特願２００２−１５３５８６号）に記載されたプログラマブル論理回路を利用することもできる。
【００４０】
上記公報記載のプログラマブル論理回路は、図４に示すように、プログラマブル論理部を所定の論理規模、数量のスロット１０に分割し、各々のスロット１０に、独立してハードウェアロジック（回路データ）を書き換え可能に制御することを特徴とするものであり、分割された各々のスロット１０にハードウェアロジックを書き込むにあたり、ファイル又はデータの形としてソフトウェアの管理下に置き、ソフトウェアの実行中にスロット１０への定義・リプレースが出来るように構成している。また、このハードウェアロジックは独立に動作可能な部分であり、メモリ１６へのアクセスやＣＰＵ１５等のプロセッサとのアクセスを独自に行うことができるようにするために、アドレスの空間を分割している。
【００４１】
また、各ハードウェアロジックが個別に動作を行うので、外部のハードウェアやソフトウェアとの調停を行う必要がある。そこで、プログラマブル論理回路９内にスロット入力制御部１１、スロット出力制御部１２等の調停ロジックを設け、これにより外部のハードウェアやソフトウェア等との全体の調整を行う。また、指定された処理の終了通知や内部ステータスの変化などを通知するため、各スロット１０からの割り込み要求を受け付け、ＣＰＵ１５へ割り込みを通知する割り込み制御部１３を搭載している。このスロット入力制御部１１、スロット出力制御部１２、割り込み制御部１３は、プログラマブル論理部にプログラマブルに、又は、プログラマブル論理部外部に固定ロジックとして形成される。
【００４２】
なお、このスロット１０は、図５に示すようなスロット入力制御部１１を介して入力される入力側インターフェース信号（Ａｄｄｒｅｓｓ、Ｄａｔａ＿ｉｎ、Ｃｏｎｔｒｏｌ＿ｉｎ）と、スロット出力制御部１２又は割り込み制御部１３に出力される出力側インターフェース信号（Ｄａｔａ＿ｏｕｔ、Ｃｏｎｔｒｏｌ＿ｏｕｔ、Ｉｎｔｅｒｒｕｐｔ）等のインターフェース信号によって機能する独立した領域であり、各々のスロット１０には自由にハードウェア機能を定義することができる。
【００４３】
このように、プログラマブル論理部を複数のスロットに分割する構成を採用することにより、複数の外部回路６が複数の回路データを利用する使用形態においても、効率的に回路データをプログラマブル論理部３に書き込み、該回路データの初期化を行うことができ、本発明のプログラマブル論理回路２の効果を更に高めることができる。
【００４４】
【発明の効果】
以上説明したように、本発明のプログラマブル論理回路及び該回路を備えたコンピュータシステム並びにプログラマブル論理回路を用いた回路の初期化方法によれば、下記記載の効果を奏する。
【００４５】
本発明の第１の効果は、書き込まれた回路を利用する外部回路に、プログラマブル論理回路の回路データの書き込み状態を調査する機能や初期化信号を送出するタイミングを調整する機能を付加することなく、確実に回路の初期化を実行することができるということである。
【００４６】
その理由は、書き換え可能なプログラマブル論理部と、回路データ格納メモリから回路データを受信し、プログラマブル論理部に書き込むと共に、書き込み状態を監視し、書き込みが完了したら書き込み完了信号を送出する回路データ書き込み部とを備えるプログラマブル論理回路の内部又は外部に、書き込み完了信号を参照して外部回路からの初期化信号に対して有効／無効を判断し、有効と判断した場合には初期化信号をプログラマブル論理部に送り、無効と判断した場合には初期化信号を送信した外部回路又はプログラマブル論理部に書き込まれた回路を使用する他の外部回路に初期化信号判別信号を返送する初期化判断部を設けることにより、任意の時間に初期化信号が入力されても書き込み完了後に初期化を実行することができるからである。
【００４７】
また、本発明の第２の効果は、初期化がされないまま回路の処理が実行されるという不具合を防止することができるということである。
【００４８】
その理由は、外部回路では初期化判別信号を受信した場合に、初期化が実行されるまで回路を用いた処理を延期することができるからである。
【００４９】
また、本発明の第３の効果は、複数の回路データが書き込まれる場合であっても、効率的に回路データの書き込み、初期化を行うことができるということである。
【００５０】
その理由は、プログラマブル論理部として、所定の規模、数量のスロットに分割され、各々のスロットが独立して書き換え可能に制御される先願記載のプログラマブル論理回路を用いるからである。
【図面の簡単な説明】
【図１】本発明の一実施例に係るプログラマブル論理回路及びコンピュータシステムの基本構成及び信号の流れを模式的に示す図である。
【図２】本発明の一実施例に係るプログラマブル論理回路における回路データの初期化手順を示すフローチャート図である。
【図３】本発明の一実施例に係るプログラマブル論理回路及びコンピュータシステムの他の構成を模式的に示す図である。
【図４】先願（特願２００２−１５３５８６号）に係るプログラマブル論理回路の構成を示す図である。
【図５】先願に係るプログラマブル論理回路のスロットの入出力インターフェース構成を示す図である。
【図６】従来のマルチプロセッサシステムの基本構成を示す図である。
【図７】従来のプロセッサ支援システムの基本構成を示す図である。
【図８】従来のプログラマブル論理回路の基本構成を示す図である。
【符号の説明】
１　コンピュータシステム
２　プログラマブル論理回路
３　プログラマブル論理部
４　回路データ書き込み部
５　初期化判断部
６　外部回路
７　回路データ格納メモリ
８　バス
９　先願記載のプログラマブル論理回路
１０　スロット
１１　スロット入力制御部
１２　スロット出力制御部
１３　割り込み制御部
１４　ステータス
１５　ＣＰＵ
１６　メモリ
１７　コプロセッサ又はＡＳＩＣ
１８　従来のプログラマブル論理回路

Claims

書き込み可能なプログラマブル論理部と、該プログラマブル論理部に回路データを書き込む回路データ書き込み部とを少なくとも有するプログラマブル論理回路において、
前記回路データ書き込み部から送出される書き込み完了信号を参照して、外部回路から入力される、前記回路データにより構成される回路に対する初期化信号の有効／無効を判断する初期化判断部を備えることを特徴とするプログラマブル論理回路。
前記初期化判断部は、前記回路データの書き込み中に前記初期化信号が入力された場合、該初期化信号を送出した前記外部回路又は前記回路データにより構成される回路を使用する外部回路に対して、書き込み中に初期化行為があったことを示す初期化判別信号を送信する機能を備えることを特徴とする請求項１に記載のプログラマブル論理回路。
前記回路データにより構成される前記回路に対する前記初期化信号の入力用のピンが予め用意されていることを特徴とする請求項１又は２に記載のプログラマブル論理回路。
請求項１乃至３のいずれか一に記載のプログラマブル論理回路と、前記回路データにより構成される前記回路を使用する前記外部回路と、前記回路データを格納する回路データ格納メモリとを少なくとも備えることを特徴とするコンピュータシステム。
書き込み可能なプログラマブル論理部と、該プログラマブル論理部に回路データを書き込む回路データ書き込み部とを少なくとも有するプログラマブル論理回路と、前記回路データにより構成される回路を使用する外部回路と、前記回路データ書き込み部からの書き込み完了信号を参照して、前記外部回路からの前記回路に対する初期化信号の有効／無効を判断する初期化判断部と、前記回路データを格納する回路データ格納メモリとを少なくとも備えることを特徴とするコンピュータシステム。
前記初期化判断部は、前記回路データの書き込み中に前記初期化信号が入力された場合、該初期化信号を送出した前記外部回路又は前記回路データにより構成される回路を使用する外部回路に対して、書き込み中に初期化行為があったことを示す初期化判別信号を送信する機能を備えることを特徴とする請求項５に記載のコンピュータシステム。
前記外部回路は、前記初期化判断部から送信される前記初期化判別信号を参照して初期化の実行状態を監視する機能を備え、該機能により、初期化が行われるまで前記回路を用いた処理の実行が延期されることを特徴とする請求項４乃至６のいずれか一に記載のコンピュータシステム。
書き込み可能なプログラマブル論理部と、該プログラマブル論理部に回路データを書き込む回路データ書き込み部とを少なくとも有するプログラマブル論理回路を用いた回路の初期化方法であって、
前記回路データの書き込み中に、前記回路データにより構成される回路に対する初期化信号が入力された場合、書き込み終了後に前記回路の初期化を実行することを特徴とする回路の初期化方法。
回路データ書き込み部により、回路データ格納メモリに記憶された回路データをプログラマブル論理部に書き込む処理と、外部回路から入力される前記回路に対する初期化信号を受信する処理と、前記回路データ書き込み部からの書き込み完了信号を参照して、前記書き込み完了信号受信後に前記初期化信号を受信した場合には、前記初期化信号を前記プログラマブル論理部に送り、前記書き込み完了信号受信前に前記初期化信号を受信した場合には、前記外部回路に書き込み中に初期化行為があったことを示す初期化判別信号を送信する処理とを少なくとも行うことを特徴とする請求項８記載の回路の初期化方法。
前記外部回路では、前記初期化判断部からの前記初期化判別信号を参照して、初期化の実行状態を監視し、初期化が行われるまで、前記回路を用いた処理の実行を延期することを特徴とする請求項８又は９に記載の回路の初期化方法。
前記回路データを作成する際に、該回路データにより構成される前記回路に対する初期化信号の入力ピンを指定する情報を作成し、該情報を用いて前記初期化信号を前記プログラマブル論理部に送信することを特徴とする請求項８乃至１０のいずれか一に記載の回路の初期化方法。