JP4921638B2 - メモリサブシステムに複数のメモリアルゴリズムプロセッサを組込むマルチプロセッサコンピュータアーキテクチャ - Google Patents

メモリサブシステムに複数のメモリアルゴリズムプロセッサを組込むマルチプロセッサコンピュータアーキテクチャ Download PDF

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    • G06F15/7867Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture

Description

【0001】
【発明の背景】
この発明は、一般的には、複数個の処理要素を組込むコンピュータアーキテクチャの分野に関する。より特定的には、この発明は、メモリサブシステムに複数のメモリアルゴリズムプロセッサを組込み、全体的なシステム処理速度を大きく向上させるマルチプロセッサコンピュータアーキテクチャに関する。
【0002】
汎用コンピュータはすべて、何らかの形の処理要素を有する回路を基礎としている。これは、マイクロプロセッサチップの形をとってもよく、または互いに結合されてプロセッサを形成するより小さなチップの集合であってもよい。いずれにせよ、これらのプロセッサは、1組のプログラムステップによって定義されるプログラムを実行するように設計される。これらのステップ、すなわちコマンドが、同じコンピュータハードウェアを使用して異なった結果を生じるように再構成され得るということが、コンピュータの柔軟性の鍵となる。残念ながら、この柔軟性のために、ハードウェアはさまざまな起こり得る機能を処理するように設計されなければならず、その結果、1つの特定の機能だけ処理できるように設計された場合よりも動作が一般的に遅くなってしまう。一方で、単一機能のコンピュータというのは、当然のことながら、特に用途の多いコンピュータではない。
【0003】
最近、いくつかの団体が、電気的に再構成可能である回路からプロセッサを作るという試みを始めた。これは、プロセッサがある小さな組の機能をより迅速に実行してから、今度は異なった小さな組を実行するために電気的に再構成されることを可能とするであろう。これはいくつかのプログラム実行速度を加速するが、64ビットの浮動小数点計算など、再構成可能な集積回路において達成可能な回路密度のために、このタイプのシステムにおいてはうまく実現され得ない機能が多くある。加えて、これらのシステムはすべて、単独で動作するプロセッサを含むことが現在の所、意図されている。高性能のシステムにおいては事情が異なる。何百または何万ものプロセッサがたったひとつの問題をタイムリーに解決するためによく用いられる。これは、オペレーティングシステムの単一のコピーの共有など、そのような再構成可能コンピュータが処理できない多くの問題を引き起こす。加えて、このタイプのカスタムハードウェアから構成される大きなシステムは、当然、製造するのが非常に高価となるであろう。
【0004】
【発明の概要】
これらの欠点に答えて、この発明の譲受人であるコロラド州、コロラドスプリングスのエス・アール・シィ・コンピュータズ・インコーポレイテッド(SRC Computers, Inc.)は、ユーザ再構成可能ハードウェア要素と連係して非常に高性能なマイクロプロセッサを利用するメモリアルゴリズムプロセッサ(「MAP」)マルチプロセッサコンピュータアーキテクチャを開発した。MAPと呼ばれるこれらの再構成可能要素は、システム内のすべてのプロセッサによってグローバルにアクセス可能である。加えて、ある特定のマルチプロセッサコンピュータシステムの製造コストおよび設計時間は、これが工業規格の市販の集積回路を使用して組立てられ得るために、比較的低く、ある好ましい実施例においては、各MAPは、再構成可能機能ユニットとして動作するフィールドプログラマブルゲートアレイ(「FPGA」)を含んでもよい。
【0005】
ここに特に開示されるのは、マイクロプロセッサと連係してまたは密結合されてユーザ定義のアルゴリズムを実行するための1つ以上のFPGAの利用である。より特定的には、マルチプロセッサコンピュータシステムにおいては、FPGAは、ユーザ定義可能なアルゴリズムを実行する目的のためにすべてのシステムプロセッサによってグローバルにアクセス可能である。
【0006】
ここに開示されるこの発明の特定の実現化例では、回路は、FPGAの中またはそれに連係して設けられ、これは最終オペランドがMAPを介したそのフローを完了すると制御ビットによって合図して、所与のプロセスへの割込みとその後の再スタートとを可能にする。さらにより具体的な実施例では、1つ以上の読出専用メモリ(「ROM」)集積回路チップを、FPGAに近接して結合して、これによってユーザプログラムがコマンドを1つ使うだけでROMにプリロードされたいくつかの起こり得るアルゴリズムの1つを選択できるようにし、システム再構成時間を減少させることもできる。
【0007】
さらに提供されるのは、コンピュータシステムメモリ構造であって、これは、それにアクセスするために通常のメモリアクセスプロトコルを使用する目的のために1つ以上のFPGAを含み、さらにダイレクトメモリアクセス(「DMA」)動作が可能である。マルチプロセッサコンピュータシステムにおいて、DMA能力を備えて構成されるFPGAは、1つの装置が結果を直接に別の装置に送ることを可能にして、再構成可能ハードウェア内に位置するユーザ定義アルゴリズムの実行をパイプライン化または並列化することを可能にする。この発明のシステムおよび方法はまた、ユーザプログラマブル性能をモニタする能力を提供し、パラレライザソフトウェアを利用して、プログラマブルハードウェアで実行され得るアルゴリズムを含むユーザアプリケーションの並列領域を自動的に検出する。
【0008】
広くは、ここに開示されるのは、プログラム命令に従ってユーザデータを演算するための少なくとも1つのデータプロセッサを含むコンピュータである。このコンピュータは、データおよびアドレスバスを与える少なくとも1つのメモリアレイを含むものであって、メモリアレイに関連付けられデータバスおよびアドレスバスに結合されるメモリアルゴリズムプロセッサを含むことを特徴とする。メモリアルゴリズムプロセッサは、メモリアレイへの書込動作から受取られるオペランドに対して少なくとも1つの特定のアルゴリズムを実行するように構成可能である。
【0009】
ここにまた開示されるのは、プログラム命令に従ってユーザデータを演算するための第1の複数個のデータプロセッサと各々がデータおよびアドレスバスを与える第2の複数個のメモリアレイとを含むマルチプロセッサコンピュータである。このコンピュータは、第2の複数個のメモリアレイの少なくとも1つに関連付けられそのデータおよびアドレスバスに結合される、メモリアルゴリズムプロセッサを含む。メモリアルゴリズムプロセッサは、第2の複数個のメモリアレイの関連付けられた1つへの書込動作から受取られたオペランドに対して少なくとも1つの特定のアルゴリズムを実行するように構成可能である。
【0010】
添付図面と連係して好ましい実施例の以下の説明を参照することによって、この発明の前記および他の特徴および目的ならびにそれらを達成するための方法はより明らかとなり、この発明自体が最もよく理解される。
【0011】
【好ましい実施例の説明】
図1を参照すると、従来のマルチプロセッサコンピュータ10アーキテクチャが示される。マルチプロセッサコンピュータ10は、メモリ相互接続ファブリック14と双方向に結合されるN個のプロセッサ120から12Nを組込んでいる。次にメモリ相互接続ファブリック14はまた、メモリバンクサブシステム160(バンク0)から16M(バンクM)を含むM個のメモリバンクに結合される。
【0012】
図2を参照すると、この発明に従った複数のメモリアルゴリズムプロセッサを組込んだマルチプロセッサコンピュータアーキテクチャ100に対する典型的なアプリケーションプログラムのデコンポジション図が、示される。コンピュータアーキテクチャ100は、デコンポジションの目の粗い部分では、(例のためにのみ)4つの並列領域1021から1024のうちの1つに選択的に向けられたユーザ命令およびデータに応答して動作する。並列領域1021から1024の各々から出力される命令およびデータはそれぞれ、データ領域1041から1044と命令領域1061から1064とに分けられた並列領域に入力される。データ領域1041から1044に維持されるデータおよび命令領域1061から1064に維持される命令は次に、たとえば、図示の対応する対のプロセッサ1081、1082(P1およびP2);1083、1084(P3およびP4);1085、1086(P5およびP6);および1087、1088(P7およびP8)に与えられる。この時点で、命令およびデータの中くらいの粗さの目のデコンポジションが達成される。
【0013】
目の細かいデコンポジション、すなわち並列性は、さらなるアルゴリズムのデコンポジションによって果たされる、すなわち、プロセッサ1081から1088の各々の出力は、たとえば、図示の多数の基本的アルゴリズム1101A、1101B、1102A、1102Bから1108Bに分割される。次に、各アルゴリズムは、コンピュータアーキテクチャ100のメモリ空間内のMAP1121A、1121B、1122A、1122Bから1128Bのうちの対応する1つに与えられて、以下により詳細に述べられるとおり、そこで実行される。
【0014】
さらに図3を参照すると、この発明のMAPシステムコンピュータアーキテクチャ100内のメモリバンク120の好ましい実現化例が、先行の図に例示されたMAP112の代表的な1つについて示される。各メモリバンク120は、コンピュータシステムトランクライン、たとえば、72ラインのバス124に双方向に結合されるバンク制御論理ブロック122を含む。バンク制御論理ブロック122は、双方向データバス126(たとえば256ライン)に結合され、アドレスバス128(たとえば17ライン)上にアドレスを与えてメモリアレイ130内の特定の位置のデータにアクセスする。
【0015】
データバス126およびアドレスバス128はまた、MAPアセンブリ112に結合される。MAPアセンブリ112は、アドレスバス128に結合される制御ブロック132を含む。制御ブロック132はまた、複数の信号ライン136によってユーザフィールドプログラマブルゲートアレイ(「FPGA」)134に双方向に結合される。ユーザFPGA134は、データバス126に直接結合される。ある特定の実施例では、FPGA134は、ルーセント テクノロジーズ OR3T80(Lucent Technologies OR3T80)装置として提供されてもよい。
【0016】
コンピュータアーキテクチャ100は、メモリサブシステム、またはメモリ空間内に位置する1つ以上のMAP112を用いて、共通の共有メモリ上での均一のメモリアクセスを採用したマルチプロセッサシステムを含む。前述のとおり、各MAP112は、再構成可能な機能ユニットとして使用される少なくとも1つの比較的大きいFPGA134を含む。加えて、制御ブロック132および予めプログラムされたまたは動的にプログラム可能な構成の読出専用メモリ(以下でより詳しく述べる「ROM」)は、再構成可能なMAPアセンブリ112によって必要とされる情報を含み、それが特定のアルゴリズムを実行することを可能にする。ユーザは、プログラム制御下で新しい構成をFPGA134に直接にダウンロードすることもまた可能であるが、場合によっては、これは複数のメモリアクセスを消費する可能性があり、もしアルゴリズムが短命であったらばシステム性能の全般的な低下をもたらすおそれがある。
【0017】
FPGAは、いくつかの理由のために、示されたアプリケーションにおいて特定の利点を有する。第1に、市販で入手可能な既製のFPGAは、今や意味のある計算機能を実行するために十分な内部の論理セルを有するようになっている。第2に、これらは、マイクロプロセッサと同等の速度で動作することができ、これによって速度一致用のバッファの必要性がなくなる。さらに、FPGAの内部のプログラム可能なルーティング資源は、今や十分に広範なものとなっているので、入力/出力(「I/O」)ピンの位置を再割当する必要なしに意味のあるアルゴリズムがプログラムされ得る。
【0018】
メモリサブシステムまたはメモリ空間内にMAP112を置くことによって、これは、メモリ読出および書込コマンドの使用によって容易にアクセスでき、これによってさまざまな標準的オペレーティングシステムの使用が可能になる。反対に、他の従来の実現化例は、プロセッサの中または近くに再構成可能論理を置くことを提案する。これは、マルチプロセッサ環境においてはそれほど効果的ではない。そこに高速アクセスするのは1個のプロセッサだけだからである。したがって、再構成可能論理は、マルチプロセッサシステム内のあらゆるプロセッサのそばに置かれなければならず、これが全般的なシステムコストを増加させる。さらに、MAP112はメモリアレイ130自体にアクセスすることができ、これはダイレクトメモリアクセス(「DMA」)と呼ばれ、それがプロセッサと独立して非同期にタスクを実行することを可能にする。比較して、もしそれがプロセッサ近くに置かれたならば、それは、メモリにアクセスするためにシステムルーティング資源をめぐってプロセッサと競合しなければならず、これはプロセッサの性能に有害な影響を及ぼす。MAP112はDMA能力を有する(それがメモリへ書込むことを可能にする)ため、かつメモリへの書込を介してそのオペランドを受取るために、MAP112が別のMAP112へ結果を送ることが可能である。これは、大きいタスクの非常に広範なパイプライン化および並列化を可能にする強力な特徴であって、タスクのより速い完了が可能となる。
【0019】
実現化され得るアルゴリズムの多くは、オペランドを受取り、結果を生成するために多くのクロックサイクルを必要とする。そのような例の1つは、64クロックサイクルかかる乗算であろう。この同じ乗算がまた、何千ものオペランドの演算に必要とされることがある。こういった状況では、入来するオペランドがシーケンシャルに与えられて、第1のオペランドは出力で結果を生成するのに64クロックサイクル必要とするが、1クロックサイクル遅れで入力に到着する第2のオペランドは、1クロックサイクル遅れて出力で結果を示す。したがって、64クロックサイクルの初めの遅延の後、新しい出力データは、最終オペランドの結果が現われるまで、連続するクロックサイクルごとに現われる。これは「パイプライン化」と呼ばれる。
【0020】
マルチプロセッサシステムでは、オペレーティングシステムが、タスクの途中でプロセッサを止め、これをより優先順位のより高いタスクに再割当し、次にこれかまたは他のものを返し、初めのタスクを完了することがよくある。これが、パイプライン化されたアルゴリズムと組合されると、(もしプロセッサがリストの途中でオペランドを発行するのを止め、かつ、結果を受入れるのを止めた場合に)既に発行されたがまだパイプラインを通過していないオペランドに関して問題が生じる。この問題を処理するために、ソフトウェアとハードウェアとを組合せることを伴う解決策が、ここに開示される。
【0021】
どの型の従来の再構成可能ハードウェアも活用するために、プログラマが、自分のアプリケーションプログラムコードに必要なコマンドを埋込むこともできるであろう。この方法の欠点は、そうした場合にはこのプログラムを、MAPハードウェア特有のものに仕立てなければならないということである。この発明のシステムは、この問題を排除する。マルチプロセッサコンピュータはしばしば、パラレライザと呼ばれるソフトウェアを使用する。このソフトウェアの目的は、ユーザのアプリケーションコードを分析し、いかにしてプロセッサ間でそれを最も上手く分割するかを決定することである。この発明は、従来のパラレライザに対して顕著な利点を提供し、これがユーザコードの、そのシステムでのMAP112内に存在するアルゴリズムを表す部分、を認識して、MAP112をもう一つの計算機エレメントとして扱うことを可能にする。次に、パラレライザは、MAP112を利用するのに必要なコードを自動的に発生する。これは、ユーザが自分のコード内に直接にアルゴリズムを書くことを可能にして、それはより移植性が高くなり、ユーザがMAP112を利用するのに必要とするシステムハードウェアの知識を軽減する。
【0022】
図4をさらに参照すると、MAP制御ブロック132のブロック図がより詳細に示される。制御ブロック132は、アドレスバス128からの複数のコマンドビット(たとえば、17)をコマンドデコーダ150で受取るように結合される。コマンドデコーダ150は次に、ステータスレジスタ152の群へ複数のレジスタ制御ビットを8ビットのバス154で与える。コマンドデコーダ150はまた、ライン156で単一ビットの最終オペランドフラグをパイプラインカウンタ158に与える。パイプラインカウンタ158は、バス162で一致コンパレータ160へ8ビットの出力を与える。一致コンパレータ160はまた、FPGA134からのパイプラインの深さを示す8ビットの信号をバス136上で受取る。一致コンパレータは、パイプラインが空であると判断すると、ライン164上で単一ビットのパイプライン空フラグをステータスレジスタ152への入力に対して与える。ステータスレジスタはまた、FPGA134からの8ビットのステータス信号をバス136上で受取るように結合され、かつこれは、バス136、154およびライン164上の信号に応答してバス166上に64ビットのステータスワード出力を生成する。
【0023】
コマンドデコーダ150はまた、5ビットの制御信号を図示のとおり構成マルチプレクサ(「MUX」)170に与える。構成マルチプレクサ170は、256ビットのパラレル−シリアル変換器172の単一ビットの出力をライン176上で受取る。256ビットのパラレル−シリアル変換器172の入力は、256ビットのユーザ構成パターンバス174に結合される。構成マルチプレクサ170はまた、構成ROM(ROM182として例示される)からの16の単一ビットの入力をバス178上で受取り、コマンドデコーダ150からのバス168上の制御信号によって選択されるとおり、ライン180上に単一ビットの構成ファイル信号をユーザFPGA134に与える。
【0024】
動作時には、プロセッサ108がオペレーティングシステムによって停止されると、オペレーティングシステムは、バス128上で、アドレスフィールドに埋込まれたコマンドビットを使用することによってMAP112への最終オペランドコマンドを発行する。このコマンドは、制御ブロック132のコマンドデコーダ150によって認識され、これはハードウェアパイプラインカウンタ158を開始させる。アルゴリズムが、FPGA134に最初にロードされたとき、制御ブロック132に接続されるいくつかの出力ビットは、一致コンパレータ160に入力されるバス136上に、そのパイプラインを通過するのに必要とされるクロックサイクルの数(すなわち、パイプラインの「深さ」)の2進表現を表示するように構成されていた。最終オペランドコマンドを受取った後、制御ブロック132内のパイプラインカウンタ158は、そのカウント数がその特定のアルゴリズムのためのパイプライン深さに等しくなるまで、クロックサイクルを計数する。この時点で、制御ブロック132内の一致コンパレータ160は、ステータスレジスタ152の内部の群中のライン164上のビジービットをデアサートする。最終オペランド信号を発行した後、プロセッサ108は、ステータスレジスタ152を繰返し読出し、バス166上のいかなる出力データも受入れる。ビジーフラグがデアサートされると、タスクを停止しMAP112を異なったタスクのために利用することができる。MAP112を構成されたままにし、プログラムを異なったプロセッサ108に転送して、中断したところからタスクを再開させることもまた可能であることが注目される。
【0025】
所与のアプリケーションにおけるMAP112の使用の効果を評価するために、使用に対する何らかの形のフィードバックが必要とされる。したがって、MAP112は、これが出力データに対する入力オペランドの数、ある時間にわたるアイドルサイクルの数およびある時間にわたって受取られるシステムモニタ割込の数などの、効率に関連する要因をモニタすることができるように制御ブロック132内に内部レジスタを備えてもよい。MAP112の利点の1つは、その再構成可能な性質のために、アルゴリズムが変化すると、実際の機能およびモニタされる機能のタイプもまた変化し得ることである。このため、全要因をずっとモニタし続ける必要なしに、ユーザに与えられるモニタできる要因の数はほぼ無限になる。
【0026】
特定のマルチプロセッサアーキテクチャと連係してこの発明の原理が上述されたが、前記記載は、例としてのみなされこの発明の範囲を制限するものではないことが明らかである。特に、前記開示の教示は、当業者には他の変形を示唆することが認められる。そのような変形は、それ自体周知であって、ここに記載された特徴に代えてまたはそれに加えて用いられ得る他の特徴を含むであろう。クレームが、特徴の特定の組合せに対してこの出願において明確に表現されているが、ここに開示される範囲はまた、当業者には明らかないかなる新規な特徴、または、明示的にまたは非明示的に開示される特徴のいかなる新規な組合せ、または、いかなるその一般化または変形をも含み、これは、そういったものがここでいずれかのクレームにクレームされたのと同じ発明に関連するかどうかにかかわらず、またそれがこの発明が対処するのと同じ技術的課題のすべてまたはいずれかを軽減するかどうかにかかわらない。出願人は、この発明のまたはそこから由来するさらなる出願の手続遂行の間に、そのような特徴または/およびそのような特徴の組合せに対する新しいクレームを明確に表現する権利をここに留保する。
【図面の簡単な説明】
【図1】 標準のマルチプロセッサコンピュータアーキテクチャの簡素化された高レベルの機能ブロック図である。
【図2】 この発明に従って複数のメモリアルゴリズムプロセッサ(「MAP」)を利用してマルチプロセッサコンピュータアーキテクチャと連係して使用される起こり得るコンピュータアプリケーションプログラムのデコンポジションシーケンスの簡素化された論理ブロック図である。
【図3】 バンク制御論理、メモリアレイおよびMAPアセンブリを例示する、先行する図面のMAPのうち個々の1つのより詳細な機能ブロック図である。
【図4】 ユーザFPGAへの相互接続を例示する、先行して例示されるMAPアセンブリの制御ブロックのより詳細な機能ブロック図である。

Claims (70)

  1. アプリケーションプログラム命令に従ってユーザデータを演算することによりアプリケーションプログラムを実行するための少なくとも1つのデータプロセッサを有するコンピュータシステムにおいて、前記コンピュータシステムは、前記少なくとも1つのデータプロセッサに接続されるデータバスおよびアドレスバスを伴う少なくとも1つのメモリバンクを有し、
    前記少なくとも1つのメモリバンクのそれぞれにそれぞれが置かれる複数の再構成可能なメモリアルゴリズムプロセッサと、
    前記1つのデータプロセッサが前記アプリケーションプログラムを実行するとき、前記少なくとも1つのデータプロセッサが前記複数の再構成可能なメモリアルゴリズムプロセッサを個別にメモリアドレスすることができるように、前記複数の再構成可能なメモリアルゴリズムプロセッサを前記データバスおよび前記アドレスバスに接続する手段とを含み、
    前記複数の再構成可能なメモリアルゴリズムプロセッサは、特定のアルゴリズムに従って前記アプリケーションプログラムに関連するデータ処理を実行するようメモリアドレスされ得る個別のデータ処理マシンとして構成され、前記データ処理は、前記少なくとも1つのデータプロセッサによる前記少なくとも1つのメモリバンクへの書込み動作から受取られる少なくとも1つのオペランドで実行され、
    前記複数の再構成可能なメモリアルゴリズムプロセッサの各々は、前記複数の再構成可能なメモリアルゴリズムプロセッサの別の1つによる前記少なくとも1つのメモリバンクへの書込を介して、前記少なくとも1つのオペランドを受取る、コンピュータシステム。
  2. 前記複数の再構成可能なメモリアルゴリズムプロセッサの各々は、フィールドプログラマブルゲートアレイを含む、請求項1に記載のコンピュータシステム。
  3. 前記複数の再構成可能なメモリアルゴリズムプロセッサの各々は、前記少なくとも1つのデータプロセッサと独立して前記メモリバンクにメモリアドレスするように動作する、請求項1に記載のコンピュータシステム。
  4. 特定のアルゴリズムは、前記複数の再構成可能なメモリアルゴリズムプロセッサの各々に予めプログラムされる、請求項1に記載のコンピュータシステム。
  5. 複数の特定のアルゴリズムは、前記複数の再構成可能なメモリアルゴリズムプロセッサに関連付けられるメモリ装置に予めプログラムされる、請求項4に記載のコンピュータシステム。
  6. 前記メモリ装置は、少なくとも1つの読出専用メモリ装置を含む、請求項5に記載のコンピュータシステム。
  7. 前記複数の再構成可能なメモリアルゴリズムプロセッサの所与のいずれか1つは、特定のアルゴリズムが処理したオペランドのデータ処理結果を前記複数の再構成可能なメモリアルゴリズムプロセッサの別の1つに送るように動作する、請求項1に記載のコンピュータシステム。
  8. マルチプロセッサコンピュータシステムであって、
    プログラム命令に従ってユーザデータを演算することにより少なくとも1つのアプリケーションプログラムを実行するための複数のデータプロセッサと、
    前記複数のデータプロセッサに接続されるデータバスおよびアドレスバスを有するメモリバンクと、
    複数の個別のメモリアドレス可能なメモリ位置における前記メモリバンク内の複数の再構成可能なメモリアルゴリズムプロセッサと、
    前記複数の個別のメモリアルゴリズムプロセッサを前記データバスおよび前記アドレスバスに結合する手段とを含み、
    前記複数のデータプロセッサのすべてが、前記複数の再構成可能なメモリアルゴリズムプロセッサを個別にメモリアドレス可能であり、さらに、
    前記複数の再構成可能なメモリアルゴリズムプロセッサは、それぞれ、前記少なくとも1つの前記複数のデータプロセッサが前記少なくとも1つのアプリケーションプログラムを実行するとき、前記複数のデータプロセッサの1つによる前記メモリバンクへの書込み動作から受取られるオペランドで特定のアルゴリズムを実行し、
    前記複数の再構成可能なメモリアルゴリズムプロセッサの各々は、前記複数の再構成可能なメモリアルゴリズムプロセッサの別の1つによる前記メモリバンクへの書込を介して、前記オペランドを受取る、マルチプロセッサコンピュータシステム。
  9. 前記複数の再構成可能なメモリアルゴリズムプロセッサのすべては、前記複数のデータプロセッサのすべてがメモリアドレスすることができる、請求項8に記載のマルチプロセッサコンピュータシステム。
  10. 前記複数の再構成可能なメモリアルゴリズムプロセッサのすべては相互にメモリアドレスすることができる、請求項9に記載のマルチプロセッサコンピュータシステム。
  11. 前記複数の再構成可能なメモリアルゴリズムプロセッサは集合的にメモリアルゴリズムプロセッサアセンブリを含み、前記メモリアルゴリズムプロセッサアセンブリは、
    前記メモリアルゴリズムプロセッサアセンブリにより処理された最終オペランドに応答して最終オペランドフラグを与えるように動作する制御ブロックを含む、請求項10に記載のマルチプロセッサコンピュータシステム。
  12. 複数のプリロードされた特定のアルゴリズムを記憶すべく、前記複数の再構成可能なメモリアルゴリズムプロセッサと関連付けられる少なくとも1つのメモリ装置を含む、請求項8に記載のマルチプロセッサコンピュータシステム。
  13. 前記少なくとも1つのメモリ装置は、データプロセッサからの予め定められたコマンドに応答し、前記複数の再構成可能なメモリアルゴリズムプロセッサのうちアドレスされた1つが実現する前記複数のプリロードされた特定のアルゴリズムのうちの選択された1つに応答して動作する、請求項12に記載のマルチプロセッサコンピュータシステム。
  14. 前記少なくとも1つのメモリ装置は少なくとも1つの読出専用メモリ装置を含む、請求項13に記載のマルチプロセッサコンピュータシステム。
  15. 前記複数の再構成可能なメモリアルゴリズムプロセッサの各々は、フィールドプログラマブルゲートアレイを含む、請求項8に記載のマルチプロセッサコンピュータシステム。
  16. 前記複数の再構成可能なメモリアルゴリズムプロセッサの各々は、前記メモリバンクにダイレクトメモリアクセス能力を有する、請求項8に記載のマルチプロセッサコンピュータシステム。
  17. 前記複数の再構成可能なメモリアルゴリズムプロセッサの各々は、処理されたオペランドの結果を別のメモリアルゴリズムプロセッサに送るように動作する、請求項8に記載のマルチプロセッサコンピュータシステム。
  18. 前記少なくとも1つのアプリケーションプログラムの少なくとも1つの並列領域を自動的に検出するように動作し、少なくとも1つの前記複数の再構成可能なメモリアルゴリズムプロセッサは、前記少なくとも1つのアプリケーションプログラムの前記検出された少なくとも1つの並列領域の機能である、請求項8に記載のマルチプロセッサコンピュータシステム。
  19. コンピュータシステムであって、
    少なくとも1つのプロセッサと、
    少なくとも1つの再構成可能なメモリアルゴリズムプロセッサと、
    前記少なくとも1つのプロセッサと前記再構成可能なメモリアルゴリズムプロセッサとによりアクセス可能な共有メモリ空間と、
    プログラムとを含み、
    プログラムは前記少なくとも1つのプロセッサにより実行可能なその第1の部分と前記再構成可能なメモリアルゴリズムプロセッサにより実行可能なその第2の部分とを含み、
    前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサは前記少なくとも1つのプロセッサによる書き込み命令に応答して、オペランドで少なくとも1つの特定のアルゴリズムを実行し、さらに、
    前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサの各々は、別の前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサによる前記共有メモリ空間への書込を介して、前記オペランドを受取るようプログラムされる、コンピュータシステム。
  20. コンピュータシステムであって、
    少なくとも1つのプロセッサと、
    少なくとも1つの再構成可能なメモリアルゴリズムプロセッサと、
    前記少なくとも1つのプロセッサと前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサとによりアクセス可能な共有メモリ空間と、
    プログラムとを含み、プログラムは前記少なくとも1つのプロセッサにより実行可能なその第1の部分と前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサにより実行可能なその第2の部分とを含み、
    前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサは、前記少なくとも1つのプロセッサとは独立に前記共有メモリ空間にアクセスするように動作し、さらに、
    前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサの各々は、別の前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサによる前記共有メモリ空間への書込を介して、オペランドを受取る、コンピュータシステム。
  21. 前記少なくとも1つのプロセッサはマイクロプロセッサを含む、請求項19または2に記載のコンピュータシステム。
  22. 前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサは少なくとも1つのフィールドプログラマブルゲートアレイを含む、請求項19または2に記載のコンピュータシステム。
  23. 前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサは、前記少なくとも1つのプロセッサとは独立に前記共有メモリ空間にアクセスするように動作する、請求項19または2に記載のコンピュータシステム。
  24. 前記少なくとも1つの特定のアルゴリズムは、再構成可能なメモリアルゴリズムプロセッサに関連付けられたメモリ装置にプログラムされる、請求項19または2に記載のコンピュータシステム。
  25. 前記メモリ装置は少なくとも1つの読出し専用メモリ装置を含む、請求項2に記載のコンピュータシステム。
  26. 前記少なくとも1つのプロセッサにより実行可能な前記プログラムの前記第1の部分は前記共有メモリ空間に存在する、請求項19または2に記載のコンピュータシステム。
  27. 前記プログラムの前記第2の部分は、前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサに存在する、請求項19または2に記載のコンピュータシステム。
  28. 前記プログラムの前記第2の部分は、前記少なくとも1つのフィールドプログラマブルゲートアレイに存在する、請求項19または2に記載のコンピュータシステム。
  29. コンピュータシステムの動作方法であって、
    少なくとも1つのプロセッサを与えるステップと、
    少なくとも1つの再構成可能なメモリアルゴリズムプロセッサを与えるステップと、
    前記少なくとも1つのプロセッサと前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサとによる共有メモリ空間へのアクセスを可能にするステップと、
    プログラムを前記コンピュータシステムで実行するステップとを含み、
    前記共有メモリ空間は、前記少なくとも1つのプロセッサと、前記少なくとも1つのメモリアルゴリズムプロセッサに接続された複数のメモリアレイのそれぞれとによって構成され、
    前記プログラムの第1の部分は、前記少なくとも1つのプロセッサにより実行可能であり、前記プログラムの第2の部分は前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサにより実行可能であり、
    前記共有メモリ空間は、前記少なくとも1つのプロセッサとは独立に前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサがアクセスでき、さらに、
    前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサの各々は、別の前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサによる前記共有メモリ空間への書込を介して、オペランドを受取る、方法。
  30. 少なくとも1つのプロセッサを与える前記ステップはマイクロプロセッサが実行する、請求項29に記載の方法。
  31. 少なくとも1つの再構成可能なメモリアルゴリズムプロセッサを与える前記ステップは少なくとも1つのフィールドプログラマブルゲートアレイが実行する、請求項29に記載の方法。
  32. 前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサを、前記共有メモリ空間から受取られた少なくとも1つの特定のアルゴリズムを実行するようプログラムするステップをさらに含む、請求項29に記載の方法。
  33. 前記少なくとも1つの特定のアルゴリズムを前記再構成可能なメモリアルゴリズムプロセッサに関連付けられたメモリ装置に記憶するステップをさらに含む、請求項3に記載の方法。
  34. 前記少なくとも1つの特定のアルゴリズムを記憶する前記ステップは、読出し専用メモリ装置が実行する、請求項3に記載の方法。
  35. 前記プログラムの前記第1の部分を前記共有メモリ空間に記憶するステップをさらに含む、請求項29に記載の方法。
  36. 前記プログラムの前記第2の部分を前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサに記憶するステップをさらに含む、請求項29に記載の方法。
  37. 前記プログラムの前記第2の部分を前記少なくとも1つのフィールドプログラマブルゲートアレイに記憶するステップをさらに含む、請求項3に記載の方法。
  38. 複数の再構成可能なメモリアルゴリズムプロセッサを用いたデータ処理のためのシステムであって、
    少なくとも1つのプロセッサと、
    前記少なくとも1つのプロセッサと少なくとも1つの前記複数の再構成可能なメモリアルゴリズムプロセッサとに結合された物理メモリにマップされる共有メモリ空間と、
    前記共有メモリ空間の第1のアドレスに結合され、前記第1のアドレスに書込まれた第1のデータ値に応答する、前記複数の再構成可能なメモリアルゴリズムプロセッサの第1のものとを含み、前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1のものはプログラムに従って第1の構成された機能を実行し、第2のデータ値を生成し、前記第2のデータ値を前記共有メモリ空間の第2のアドレスに書込み、さらに、
    前記共有メモリ空間の前記第2のアドレスに結合され、前記第2のアドレスに書込まれた前記第2のデータ値に応答する、前記複数の再構成可能なメモリアルゴリズムプロセッサの第2のものを含み、前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第2のものは前記第2のデータ値の書込みを介してオペランドを受け取り、前記プログラムに従って第2の構成された機能を実行し、さらに、
    前記共有メモリ空間内で特定されたアドレスにおいてデータにアクセスするための前記少なくとも1つのプロセッサと前記共有メモリ空間との間の第1の通信経路の第1の制御論理ブロックと、
    前記第1の制御論理ブロックと前記共有メモリ空間がマップされた物理メモリとを結合するデータバスおよびアドレスバスと、
    前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1のものと前記アドレスバスとの間の第3の経路と、
    前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1のものと前記アドレスバスとの間の前記第3の経路の第2の制御論理ブロックとを含み、
    前記第2の制御論理ブロックは前記少なくとも1つのプロセッサからのコマンドをデコードするコマンドデコーダと、クロックサイクルをカウントするためのパイプラインカウンタと、前記パイプラインカウンタの出力が予め定められた数の前記クロックサイクルに対応するか否かを判断するための一致コンパレータと、前記一致コンパレータから出力を受取るためのステータスレジスタとを含む、システム。
  39. 前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第2のものは第3のデータ値を生成する、請求項3に記載のシステム。
  40. 前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1のものと前記データバスとの間の第2の通信経路をさらに含む、請求項3に記載のシステム。
  41. 前記少なくとも1つのプロセッサは前記アドレスバスで前記メモリアルゴリズムプロセッサにコマンドを伝送する、請求項3に記載のシステム。
  42. 前記少なくとも1つのプロセッサは定期的に前記ステータスレジスタにアクセスする、請求項3に記載のシステム。
  43. 前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1および前記第2のものはフィールドプログラマブルゲートアレイを含む、請求項3に記載のシステム。
  44. 前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1および前記第2のものは、前記少なくとも1つのプロセッサとは独立に前記共有メモリ空間にアクセスするように動作する、請求項3に記載のシステム。
  45. 前記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサの前記第1のものは、前記共有メモリ空間から受取られたオペランドで少なくとも1つの特定のアルゴリズムを実行するようプログラムされる、請求項3に記載のシステム。
  46. 前記少なくとも1つの特定のアルゴリズムは、前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1のものと関連付けられるメモリ装置にプログラムされる、請求項4に記載のシステム。
  47. 前記メモリ装置は少なくとも1つの読出し専用メモリ装置を含む、請求項4に記載のシステム。
  48. 前記プログラムは前記少なくとも1つのプロセッサにより実行可能なその第1の部分を含み、
    前記プログラムの第1の部分は、前記少なくとも1つのプロセッサが実行するべく前記共有メモリ空間に存在する、請求項3に記載のシステム。
  49. 前記プログラムは前記再構成可能なメモリアルゴリズムプロセッサにより実行可能なその第2の部分を含み、
    前記プログラムの第2の部分は、前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1のものに存在する、請求項3に記載のシステム。
  50. 複数の再構成可能なメモリアルゴリズムプロセッサを用いたデータ処理のためのシステムであって、
    少なくとも1つのプロセッサと、
    前記少なくとも1つのプロセッサおよび前記複数の再構成可能なメモリアルゴリズムプロセッサに接続され、それぞれが共有メモリ空間を構成する、複数のメモリアレイと、
    前記共有メモリ空間の第1のアドレスに結合され、前記第1のアドレスに書込まれた第1のデータ値に応答する、前記複数の再構成可能なメモリアルゴリズムプロセッサの第1のものとを含み、前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1のものは、プログラムに従って第1の構成された機能を実行し、第2のデータ値を生成し、前記第2のデータ値を前記共有メモリ空間の第2のアドレスに書込み、さらに、
    前記共有メモリ空間の前記第2のアドレスに結合され、前記第2のアドレスに書込まれた前記第2のデータ値に応答する、前記複数の再構成可能なメモリアルゴリズムプロセッサの第2のものを含み、前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第2のものはメモリからの読み込みを介してオペランドを受け取り、前記プログラムに従って第2の構成された機能を実行し、さらに、
    前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1および前記第2のものは、前記少なくとも1つのプロセッサとは独立に前記共有メモリ空間にアクセスするよう動作する、システム。
  51. 前記共有メモリ空間内の特定されたアドレスのデータに前記プロセッサがアクセスするべく、前記少なくとも1つのプロセッサと前記共有メモリ空間との第1の通信経路の第1の制御論理ブロックをさらに含む、請求項5に記載のシステム。
  52. 前記第1の制御論理ブロックと前記共有メモリ空間とを結合するデータバスおよびアドレスバスをさらに含む、請求項5に記載のシステム。
  53. 前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1のものと前記データバスとの間の第2の通信経路をさらに含む、請求項5に記載のシステム。
  54. 前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1のものと前記アドレスバスとの間の第3の経路をさらに含む、請求項5に記載のシステム。
  55. 前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1のものと前記アドレスバスとの間の前記第3の経第2の制御論理ブロックをさらに含む、請求項5に記載のシステム。
  56. 前記第2の制御論理ブロックは、前記少なくとも1つのプロセッサからのコマンドをデコードするコマンドデコーダと、クロックサイクルをカウントするためのパイプラインカウンタと、前記パイプラインカウンタの出力が予め定められた数の前記クロックサイクルに対応するか否かを判断するための一致コンパレータと、前記一致コンパレータから出力を受取るためのステータスレジスタとを含む、請求項5に記載のシステム。
  57. 前記少なくとも1つのプロセッサは前記アドレスバスで前記メモリアルゴリズムプロセッサにコマンドを伝送する、請求項5に記載のシステム。
  58. 前記少なくとも1つのプロセッサは定期的に前記ステータスレジスタにアクセスする、請求項5に記載のシステム。
  59. 前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1および前記第2のものはフィールドプログラマブルゲートアレイを含む、請求項5に記載のシステム。
  60. 前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1のものは、前記共有メモリ空間から受取られたオペランドに少なくとも1つの特定のアルゴリズムを実行するようプログラムされる、請求項5に記載のシステム。
  61. 前記少なくとも1つの特定のアルゴリズムは、前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1のものと関連付けられたメモリ装置にプログラムされる、請求項6に記載のシステム。
  62. 前記メモリ装置は少なくとも1つの読出し専用メモリ装置を含む、請求項6に記載のシステム。
  63. 前記プログラムは前記少なくとも1つのプロセッサにより実行可能なその第1の部分を含み、
    前記プログラムの第1の部分は、前記少なくとも1つのプロセッサにより実行されるために前記共有メモリ空間に存在する、請求項5に記載のシステム。
  64. 前記プログラムは前記再構成可能なメモリアルゴリズムプロセッサにより実行可能なその第2の部分を含み、
    前記プログラムの第2の部分は、前記複数の再構成可能なメモリアルゴリズムプロセッサの前記第1のものに存在する、請求項5に記載のシステム。
  65. 記メモリアルゴリズムプロセッサは、前記アドレスバスを介して送られるコマンドに応じて選択される特定のアルゴリズムに従って、特定のアルゴリズムに従って前記アプリケーションプログラムに関連するデータ処理を実行するようメモリアドレスされ得る個別のデータ処理マシンとして構成される、請求項1に記載のコンピュータシステム。
  66. 記メモリアルゴリズムプロセッサは、前記アドレスバスを介して送られるコマンドに応じて選択されるアルゴリズムを実行する、請求項8に記載のマルチプロセッサコンピュータシステム。
  67. 記再構成可能なメモリアルゴリズムプロセッサは、前記共有メモリ空間におけるアドレスを特定するためのアドレスバスを介して送られるコマンドに応じて選択される少なくとも1つの特定のアルゴリズムを実行する、請求項19または2に記載のコンピュータシステム。
  68. 記少なくとも1つの再構成可能なメモリアルゴリズムプロセッサを、前記共有メモリ空間におけるアドレスを特定するためのアドレスバスを介して送られるコマンドに応じて選択される少なくとも1つの特定のアルゴリズムを実行する、請求項29に記載の方法。
  69. 記複数の再構成可能なメモリアルゴリズムプロセッサは、前記アドレスバスを介して送られるコマンドに応じて選択される特定のアルゴリズムを実行する、請求項3に記載のシステム。
  70. 記複数の再構成可能なメモリアルゴリズムプロセッサは、前記共有メモリ空間におけるアドレスを特定するためのアドレスバスを介して送られるコマンドに応じて選択される特定のアルゴリズムを実行する、請求項5に記載のシステム。
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