JP2006039768A

JP2006039768A - 結果同期２重系コンピュータ

Info

Publication number: JP2006039768A
Application number: JP2004216272A
Authority: JP
Inventors: Atsushi Mukai; 淳向井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-07-23
Filing date: 2004-07-23
Publication date: 2006-02-09

Abstract

【課題】故障発生時においても２個の演算手段が個別に動作してそれぞれの演算手段からエラー情報を外部に出力することができると同時に、原因の究明にかかる時間を短縮することができる結果同期２重系コンピュータを提供することを目的とする。
【解決手段】この発明に係る結果同期２重系コンピュータは、同一の入力情報に対して同一の演算処理を個別に行い、演算処理結果を同期して外部入出力する２個の演算手段と、２個の演算手段から算出された演算処理結果を比較する情報比較手段と、情報比較手段で比較した結果を用いて動作が正常か否かを判断し、制御対象に出力するデータをオン、オフ制御する制御手段とを備えたものである。
【選択図】図１

Description

この発明は主に電子連動装置に用いられる結果同期２重系コンピュータに関し、特に速やかに故障原因を解析することのできる同期技術に関するものである。

従来のバス同期２重系コンピュータは、２個の演算手段が常にクロック同期により同期を取りながら同一の演算処理を行っている。そして、２個の演算手段から算出された比較結果が不一致のときに不一致データを保存し、不一致データを後から参照して故障の原因を究明する構成をとっている（例えば、特許文献１参照）。

特開２００３−７６５６９号公報

従来のバス同期２重系コンピュータでは、エラーが発生した時点で２個の演算手段がともに動作を停止し、再立ち上げをして正常な状態で同期を取り直した時点で初めて不一致データを読み取ることができるため、原因の究明に時間がかかるという問題点があった。

この発明は、上記のような課題を解決するためになされたものであり、その目的は、故障発生時においても２個の演算手段が個別に動作してそれぞれの演算手段からエラー情報を外部に出力することができると同時に、原因の究明にかかる時間を短縮することができる結果同期２重系コンピュータを提供することである。

この発明に係る結果同期２重系コンピュータは、同一の入力情報に対して同一の演算処理を個別に行い、演算処理結果を同期して外部入出力する２個の演算手段と、２個の演算手段から算出された演算処理結果を比較する情報比較手段と、情報比較手段で比較した結果を用いて動作が正常か否かを判断し、制御対象に出力するデータをオン、オフ制御する制御手段とを備えたものである。

この結果同期２重系コンピュータによれば、外部出力するときのみ同期をとり、内部演算処理時は非同期に動作とすることにより、出力照合不一致時においても２個の演算手段が個別に動作することが可能であり、エラー情報を演算手段と接続された不揮発性メモリ上に保存することができる。また、シリアルインターフェースを介してエラー情報を出力することにより、故障情報をリアルタイムでモニタ装置に表示し、故障原因を即座に解析することができる。

実施の形態１．
以下、図面を参照しながら、この発明の実施の形態１に係る結果同期２重系コンピュータについて詳細に説明する。
図１はこの発明の実施の形態１に係る結果同期２重系コンピュータを示すブロック図である。

図１において、結果同期２重系コンピュータは、２個のＣＰＵ１ａ、１ｂと、バス照合／不一致検知回路２と、メモリ３ａ、３ｂと、不揮発性メモリ４ａ、４ｂと、モニタ装置５ａ、５ｂと、シリアルライン６ａ、６ｂと、接続リレー７ａ、７ｂ、８ａ、８ｂと、正常リレードライバ９と、正常リレー１０と、バスコントローラ１１ａ、１１ｂと、外部バス１２とＩ／Ｏボード１３ａ〜１３ｎと、を備えている。

また、バス照合／不一致検知回路２は、情報比較回路２１と、制御回路２２と、割り込み発生回路２３と、を備えている。

２個の演算手段であるＣＰＵ１ａ、１ｂは、同一の入力情報に対して同一の演算処理を個別に行い、演算処理結果を同期して外部入出力する。バス照合／不一致検知回路２内では、２個の演算手段（ＣＰＵ１ａ、１ｂ）から算出された演算処理結果を比較する情報比較手段である情報比較回路２１が、情報比較手段で比較した結果を用いて動作が正常か否かを判断し、制御対象に出力するデータをオン、オフ制御する制御手段である制御回路２２と、情報比較手段で比較した結果が不一致のときの不一致データおよびアドレスをラッチして演算手段（ＣＰＵ１ａ、１ｂ）に割り込みを発生させる割り込み発生手段である割り込み発生回路２３と、に比較結果を出力している。

また、２個の演算手段であるそれぞれのＣＰＵ１ａ、１ｂには、メモリ３ａ、３ｂと、割り込み発生手段である割り込み発生回路２３によりラッチされた不一致データの履歴を記憶する記憶手段である不揮発性メモリ４ａ、４ｂと、図示しないシリアルインターフェースと、上記不一致データが出力されるモニタ装置５ａ、５ｂに接続されたシリアルライン６ａ、６ｂと、が接続されており、シリアルライン６ａ、６ｂには接続および切り離しを制御する接続リレー７ａ、７ｂが備えられている。

また、バス照合／不一致検知回路２には、正常リレー１０に接続された正常リレードライバ９と、バス照合／不一致検知回路２により制御されて不一致データおよびアドレスを読み込んで記録する記録手段であるバスコントローラ１１ａ、１１ｂと、が接続されている。さらに、バスコントローラ１１ａ、１１ｂに接続された外部バス１２には、バス照合／不一致検知回路２の結果が正常な場合に、Ｉ／Ｏ制御１からＮまでの外部機器を制御するＩ／Ｏボード１３ａ〜１３ｎが接続されている。

まず、ＣＰＵ１ａとメモリ３ａがＡ系として演算処理を実行する。同様にＣＰＵ１ｂとメモリ３ｂがＢ系として演算処理を実行する。ここで、ＣＰＵ１ａ、１ｂの演算処理は個別に行われている。続いて、Ａ系とＢ系のＣＰＵ１ａ、１ｂによる演算結果が同期してバス照合／不一致検知回路２に出力される。ＣＰＵ１ａ、１ｂによる演算結果が一致している場合正常リレードライバ９をオン／オフすると同時に、バスコントローラ１１ａ、１１ｂを制御し、ＣＰＵ１ａ、１ｂによる演算結果から発生したデータがＩ／Ｏボード１３ａ〜１３ｎに出力される。この場合、正常リレー１０が動作しているので、外部バス１２と接続する接続リレー８ａ、８ｂは接続されたままであり、最終段のＩ／Ｏボード１３ａ〜１３ｎまでデータを送ることが可能となる。

また、ＣＰＵ１ａとメモリ３ａによるＡ系の演算処理とＣＰＵ１ｂとメモリ３ｂによるＢ系の演算処理の結果が異なる場合、バス照合／不一致検知回路２が不一致を検知すると、割り込み発生回路２３が不一致データをラッチして演算手段であるＣＰＵ１ａ、１ｂに対して割り込みをかけ、ラッチされた不一致データが記録手段であるバスコントローラ１１ａ、１１ｂに記録される。また同時に制御回路２２が正常リレードライバ９のオン／オフ制御を停止し、その結果正常リレー１０が落下する。

これにより、バスコントローラ１１ａ、１１ｂと外部バス１２を接続している接続リレー８ａ、８ｂが切断されてＣＰＵ１ａ、１ｂと外部バス１２との接続が遮断されるとともに、接続リレー７ａ、７ｂが接続され、ＣＰＵ１ａ、１ｂと故障表示用のモニタ装置５ａ、５ｂが接続される。

また、ＣＰＵ１ａ、１ｂは制御を停止し、不一致データを記憶手段である各々の不揮発性メモリ４ａ、４ｂに保存するとともにリアルタイムで各系のモニタ装置５ａ、５ｂに不一致データをシリアルライン６ａ、６ｂを経由して送信する。

以下、図２のフローチャートを参照しながら、この発明の実施の形態１に係る結果同期２重系コンピュータの処理についてさらに詳細に説明する。

ＣＰＵ１ａは、メモリ３ａからの情報と、バスコントローラ１１ａ経由で得られるＩ／Ｏボード１３ａ〜１３ｎからの情報とを受け取って、Ａ系の演算処理を実行している（ステップＳ１）。Ｂ系においてもＣＰＵ１ｂがＡ系と同様の演算処理を実行している（ステップＳ２）。そして、Ａ系及びＢ系からの演算処理結果が図１のバス照合／不一致検知回路２に同期して出力され、バス照合／不一致検知回路２は両演算処理結果が一致するか否かを判断する（ステップＳ３）。

ステップＳ３において、両演算処理結果が一致している（すなわち、Ｙｅｓ）と判断されたときには、正常リレードライバ９が駆動されて（ステップＳ４）、正常リレー１０がオンされる（ステップＳ５）。そして、外部バス１２との接続が行われ継続的にＩ／Ｏボード１３ａ〜１３ｎ経由で外部機器への制御が実施される。このとき、故障時のみ接続されるモニタ装置５ａ、５ｂとのシリアルライン６ａ、６ｂは非接続のままである（ステップＳ６）。そして、この制御はバス照合／不一致検知回路２で両演算処理結果が一致していると判断される限り継続する。

また、ステップ３において、バス照合／不一致検知回路２が両演算処理結果の不一致（すなわち、Ｎｏ）を検知したときには、不一致時の不一致データ及びアドレスをラッチし（ステップＳ７）、同時に、正常リレードライバ９の動作を停止する（ステップＳ８）。続いて、ＣＰＵ１ａ、１ｂに対してバス照合／不一致検知回路２から割り込みが発生し、同時に、バス照合／不一致検知回路２への同期出力を開放させる（ステップＳ９）。

そして、ＣＰＵ１ａ、１ｂは、個別に不一致データ及びアドレスをそれぞれ不揮発性メモリ４ａ、４ｂに記憶する（ステップＳ１０）。平行して、ステップＳ８の正常リレードライバ９の停止に伴い、正常リレー１０が落下し（ステップＳ１１）、外部バス１２につながれた接続リレー８ａ、８ｂを遮断するとともに、モニタ装置５ａ、５ｂにつながれた接続リレー７ａ、７ｂを接続する（ステップＳ１２）。その結果、ＣＰＵ１ａ、１ｂは故障状態を表示するためのモニタ装置５ａ、５ｂとの接続が可能となり、不一致データをモニタ装置５ａ、５ｂへ送信する。

なお、このとき、外部バス１２に接続されたＩ／Ｏボード１３ａ〜１３ｎの制御は不可能となる（ステップＳ１３）。ＣＰＵ１ａ、１ｂおよびモニタ装置５ａ、５ｂは、ログデータを不揮発性メモリ４ａ、４ｂに保存すると同時に不一致データを解析・表示する。上記処理により、故障発生時の状況をリアルタイムで表示・解析を行い早期に故障原因を解析・特定する。

このように、この発明の実施の形態１に係る結果同期２重系コンピュータにおいては、照合不一致時、外部出力を遮断するとともに、２つのＣＰＵ１ａ、１ｂが個別に動作可能で且つ、故障時に外部モニタ装置５ａ、５ｂとシリアル接続ができるようにしたものである。したがって、照合不一致時に、リアルタイムで不一致データをモニタ装置５ａ、５ｂに送信し、モニタ装置５ａ、５ｂ側で不一致データをもとに早期に故障解析を実施することができるという効果がある。また、即座に故障解析ができることにより、原因の究明にかかる時間を短縮することができる。

本発明の活用例として、保安性及び信頼性を要求され、且つ故障発生時即その故障原因を究明し、再発を防ぐ必要のある列車運行制御を行う電子連動装置に適用できる。また、ロボット等故障しても安全側制御が必要なものにも展開可能である。

この発明の実施の形態１に係る結果同期２重系コンピュータを示すブロック図である。この発明の実施の形態１に係る結果同期２重系コンピュータを示すフローチャートである。

符号の説明

１ａ、１ｂＣＰＵ（演算手段）、２バス照合／不一致検知回路、４ａ、４ｂ不揮発性メモリ（記憶手段）、１１ａ、１１ｂバスコントローラ（記録手段）、２１情報比較回路（情報比較手段）、２２制御回路（制御手段）、２３割り込み発生回路（割り込み発生手段）。

Claims

同一の入力情報に対して同一の演算処理を個別に行い、演算処理結果を同期して外部入出力する２個の演算手段と、
前記２個の演算手段から算出された前記演算処理結果を比較する情報比較手段と、
前記情報比較手段で比較した結果を用いて動作が正常か否かを判断し、制御対象に出力するデータをオン、オフ制御する制御手段と
を備えた結果同期２重系コンピュータ。
前記算出された前記演算処理結果の比較結果が不一致のときの不一致データおよびアドレスをラッチして前記演算手段に割り込みを発生させる割り込み発生手段と、
前記不一致データおよびアドレスを読み込んで記録する記録手段と、
前記ラッチされた不一致データの履歴を記憶する記憶手段と、
前記２個の演算手段に各々シリアルインターフェースと
をさらに備えた請求項１に記載の結果同期２重系コンピュータ。