JP4810488B2 - 二重化制御装置、及びそのトラッキング方法 - Google Patents

Description

本発明は、鉄鋼プラント、製紙プラントなどのファクトリーオートメーション分野、及び化学プラントなどのプロセスオートメーション分野等で使用される制御装置を冗長化した二重化制御装置に関する。

従来、重要なプラントを制御する制御装置においては、制御装置自体が故障して、プラントが制御不能に陥る異常状態を防止するため、待機冗長形の二重化制御装置とすることが知られている。

この待機冗長形の二重化制御装置は、予め稼働系制御装置と待機系制御装置の二系統から成る二組の制御装置を備え，稼働系制御装置に停電や故障などの何らかの障害が発生した場合に、稼働系制御装置から待機系制御装置へ制御権を切り替え、制御を続行するようにしている。

このような従来の二重化制御装置の概略構成を図７に示す。従来の二重化制御装置の制御装置２１ａ及び制御装置２１ｂは、夫々、制御プログラムを記憶する制御プログラムメモリ１２２と、Ｉ／Ｏインタフェース１１４を介して図示しない入出力装置との間で授受する入出力データ、制御のための設定データ、及び制御演算実行中の制御変数を含む制御データを記憶する制御データメモリ１２３と、制御周期毎に入力データを読出し、制御演算を実行する制御プログラム実行回路１２１とから成る。

また、制御周期単位で記憶された制御データメモリのデータを、他の待機系制御装置２１ｂに制御周期単位で伝送する稼動系制御装置２１ａのトラッキング回路１１６とから構成される。

このような構成の二重化制御装置において、制御データメモリ１２３の使用方法と制御周期の関係を図８に示す。

図８に示すように、従来の二重化制御装置においては、制御プログラム実行回路１２１は、制御周期単位で、制御データメモリ１２３内の入力データ及び設定データ等の制御変数を使用して制御演算を実行する。

そして、制御プログラム実行回路１２１は、制御演算を実行すると、その演算結果の出力データを含む制御変数を待機系制御装置２１ｂへトラッキング回路１１６を介して転送し、待機系制御装置２１ｂの図示しない制御データメモリ１２３の内容を稼働系制御装置２１ａの制御データメモリ１２３の内容と同じ内容にする（等値化と言う）ことで、稼動系制御装置２１ａが故障した場合に待機系制御装置２１ｂで常に制御プログラムの実行を引き継げるようにしておく。この制御データメモリ１２３の内容を等値化することをトラッキング処理と呼んでいる。

この制御周期時間を短縮するために、図９に示すように２組の制御データメモリ１２３ａ及び１２３ｂを用意しても、制御演算で使用された一方の制御データメモリの内容を他の制御データメモリにコピーする動作が必要となり、この間は元の制御データメモリの内容を変化させることができないので、制御演算が完了した後でないと制御データメモリ１２３ｂを制御演算に使用することができない。

したがって、このような二重化制御装置では、制御周期は制御演算処理時間とトラッキング処理時間の和以上の時間に設定する必要があることから、これ以下の時間に制御周期を短縮することが困難であった。

このような従来の二重化制御装置の制御周期を短縮するために、制御データメモリを一対のデュアルポートメモリで構成し、デュアルポートメモリ同士をメモリバスで互いに接続することにより、一方の制御演算ＣＰＵが、自己のトラッキンググメモリと他方の制御装置のトラッキングメモリとに同時に制御データを書き込むことで、制御演算後に別途トラッキング処理を実施しないようにして、制御周期を短縮しようとする技術が開示されている（例えば、特許文献１参照。）。
特開平４−１５８４５７号公報(第１頁、図１)

特許文献１に開示された転送方法は、稼動系制御装置と待機系制御装置は、メモリバスで直結され、自系と他系の制御データメモリに同時に書込みする速度が同じ速度で実行される。

しかしながら、デュアルポートメモリから成る制御データメモリは、制御演算実行中の制御変数全てを、自己及び他系が使用する制御データメモリに同時に同速度で書き込むため、トラッキング伝送処理のための専用時間は不要となるものの、この転送に誤りが発生した場合は、再書込みすることが不可能な系となっている。そのため、転送される制御データの信頼性が低下する問題がある。

この場合、トラッキング処理する制御データのエラーチェックを行なおうとすると、制御演算の命令の実行後に制御データの転送が正常に完了したことを確認して次の命令を実行する制御演算プログラムとすることが必要となり、プログラムが複雑になるだけでなく制御周期の短縮を妨げることになる問題がある。

本発明は上述した問題点を解決するためになされたもので、二重化制御装置の制御装置間のトラッキング処理される制御データの信頼性チェックが容易で、且つ、制御周期の短縮も可能な二重化制御装置を提供することを目的とする。

上記目的を達成するために、本発明の二重化制御装置は、制御対象との間の入力データ及び出力データを処理する入出力装置と、当該入出力装置に対して稼動系制御装置と待機系制御装置の二組の制御装置とを備え、前記稼動系制御装置は、制御周期毎に当該制御対象からの入力データを読出し、予め記憶された制御プログラムに従って制御演算処理を実行し、当該被制御対象への出力データを求め、前記入力データ、前記出力データ及び前記制御プログラムの実行に使用する制御変数を含む制御データを前記待機系制御装置へ転送し、前記稼動系制御装置と前記待機系制御装置の前記制御データを等値化するトラッキング処理を実行し、前記稼動系制御装置が故障した場合には、前記待機系制御装置に制御権を切替えて制御を実行する待機冗長型の二重化制御装置であって、前記制御装置は、前記入出力装置との間の前記入力データ及び前記出力データを処理する入出力手段と、前記制御プログラムを記憶する制御プログラムメモリと、前記制御データを記憶する制御データメモリと、前記制御周期毎に前記制御プログラムに従って前記制御演算処理を実行する制御用プログラム実行回路と、前記制御周期毎に前記稼動系制御装置から前記待機系制御装置に前記制御データを転送する前記トラッキング処理を実行するトラッキング回路と、自系制御装置の稼動状態が正常であるか否か相手系に通知するステータス伝送回路とを備え、前記制御データメモリは、夫々の書込み読出しが独立して可能な３つのメモリと、前記制御プログラム実行回路の指令で制御されるメモリ制御回路とを有し、前記制御プログラム実行回路は、３つの前記メモリの何れかの２つの前記メモリを、今回の前記制御周期での前記制御演算処理後の前記制御データを書込み及び読出しを実行する第１の状態のメモリと、前記第１の状態のメモリの内容を複写して、記憶する第２の状態のメモリとし、前記トラッキング回路を介して、今回の前記制御周期で前記待機系制御装置に転送する前回の制御周期での前記制御データを記憶する第３の状態の２つのメモリ以外の他の１つのメモリとし、３つの前記メモリに対して、前記３つの状態を時系列に順次切替え、何れかの２つのメモリの制御データを前記第１の状態及び前記第２の状態とする前記制御演算処理と、前記第３の状態の他の１つのメモリの制御データを待機系に転送する前記トラッキング処理と、を並行して処理するようにしたことを特徴とする。

上記目的を達成するために、制御対象との間の入力データ及び出力データを処理する入出力装置と、当該入出力装置に対して稼動系制御装置と待機系制御装置の二組の制御装置とを備え、前記稼動系制御装置は、制御周期毎に当該制御対象からの入力データを読出し、予め記憶された制御プログラムに従って制御演算処理を実行し、当該被制御対象への出力データを求め、前記入力データ、前記出力データ及び前記制御プログラムの実行に使用する制御変数を含む制御データを前記待機系制御装置へ転送し、前記稼動系制御装置と前記待機系制御装置の前記制御データを等値化するトラッキング処理を実行し、前記稼動系制御装置が故障した場合には、前記待機系制御装置に制御権を切替えて制御を実行する待機冗長型の二重化制御装置のトラッキング処理方法であって、前記制御データメモリは、夫々の書込み読出しが独立して可能な３つのメモリを有し、今回の前記制御周期での前記制御演算処理を実行する第１のステップと、前記第１のステップで処理後の前記制御データを複写して、記憶する第２のステップと、今回の制御周期で、前回の制御周期の前記制御データを前記待機系制御装置へ転送する第３のステップとから成り、３つの前記メモリに対して、前記第１のステップ乃至前記第３のステップで使用するメモリを、前記制御周期単位で時系列的に順次切替えて使用し、前記第１のステップと前記第２のステップとを処理する制御演算処理と、前記第３のステップの前記トラッキング処理と、を並行して処理するようにしたことを特徴とする。

本発明によれば、二重化制御装置の制御装置間のトラッキング処理される制御データの信頼性チェックが容易に可能で、しかも制御周期の短縮が可能な二重化制御装置及びそのトラッキング方法を提供することができる。

以下、図面を参照して、本発明の実施例を説明する。

本発明による実施例１に係る二重化制御装置について、図１乃至図５を参照して説明する。二重化制御装置１の構成を図１に示す。

二重化制御装置は、予め装置の稼動開始時に稼動系もしくは待機系として初期設定される稼動系制御装置１ａ及び待機系制御装置１ｂと、制御対象との入出力信号を制御する入出力装置２と、稼動系制御装置１ａ及び待機系制御装置１ｂと入出力装置２とを接続する入出力バス３とから構成される。

次に、一対の稼動系制御装置１ａと待機系制御装置１ｂの各部の構成について説明する。制御装置１は、入出力装置２との間で図示しない制御対象からの入力データ及び制御対象への出力データを処理する入出力制御回路１４と、制御プログラムを記憶する制御プログラムメモリ１２と、入力データ、出力データ及び制御プログラム実行に使用する制御変数を含む制御データを記憶する制御データメモリ１３と、制御周期毎に制御プログラムを実行する制御用プログラム演算回路１１と、制御周期毎に稼動系から待機系制御装置１ｂに制御データを転送するトラッキング回路１６と、自系の稼動状態が正常であるか否か相手系に通知するステータス伝送回路１７と、これらの各回路を接続する制御装置１のバス１８とを備える。

次に、制御データメモリ１３の詳細構成について、図２を参照して説明する。制御データメモリ１３は、夫々の書込み読出しが独立して可能な３つのメモリ１３ａ１乃至メモリ１３ａ３から成るメモリ１３と、これらのメモリ１３とバス１８との間に設けられ、制御プログラム実行回路１１の指令で制御されるメモリ制御回路１３ｂとから成る。

また、メモリ制御回路１３ｂは、バス１８とメモリ１３ａ１乃至メモリ１３ａ３との間の夫々の制御データの流れを制御する双方向バッファ１３ｂ１乃至１３ｂ６と、制御プログラム実行回路１１からの書込み読出し信号とメモリの選択信号とを受信して、夫々のメモリ１３ａ１乃至メモリ１３ａ３の読出し書込みを制御するコマンド制御回路１３ｂ７とから成る。

メモリ制御回路１３ｂは、詳細には、双方向バッファ１３ｂ１は、一方をバス１８に他方をメモリ１３ａ１に接続され、制御データが授受される。同様に、双方向バッファ１３ｂ２は、一方をバス１８に他方をメモリ１３ａ２に、双方向バッファ１３ｂ３は、一方をバス１８に他方をメモリ１３ａ３に夫々バス接続され、制御データが授受される。

また、メモリ１３ａ１とメモリ１３ａ２との間には双方向バッファ１３ｂ４が、メモリ１３ａ２とメモリ１３ａ３との間には双方向バッファ１３５４が、メモリ１３ａ３とメモリ１３ａ１との間には双方向バッファ１３ｂ６が、夫々バス接続される。

さらに、双方向バッファ１３ｂ４の出力は、メモリ１３ａ１とメモリ１３ａ２との間に、双方向バッファ１３ｂ５の出力は、メモリ１３ａ２とメモリ１３ａ３の間に、双方向バッファ１３ｂ６の出力は、メモリ１３ａ３とメモリ１３ａ１との間に、夫々バス接続される。

そして、メモリ１３ａ１乃至メモリ１３ａ３は、夫々独立に読出し書込みが可能に、また、隣り合う２つのメモリ１３が同時に書込み可能にコマンド制御回路１３ｂ７で制御される。

次に、このような構成された二重化制御装置の制御データの制御動作について、図３乃至図５を参照して説明する。

図３は、メモリ１３ａ１乃至メモリ１３ａ３の３つのメモリの動作状態を説明する図である。例えば、図３（ａ）は、制御周期がｎスキャン目の３つのメモリ１３の動作状態を示す。同様に、図３（ｂ）は、制御周期がｎ＋１スキャン目のまた、図３（ｃ）は、制御周期がｎ＋２スキャン目の、夫々の３つのメモリ１３の動作状態を示す。

３つの動作状態は、今回の前記制御周期で、入出力制御回路１４から入力データを読出し（Ｒ）、制御プログラムを実行してその演算出力を書込み（Ｗ）第１の状態のメモリと、制御演算が終了した第１の状態のメモリの制御データを複写記憶する第２の状態のメモリと、トラッキング回路１６を介して、今回の制御周期で待機系制御装置１ｂに転送する前回の制御周期での制御データを記憶する第３の状態のメモリとから成り、メモリ制御回路１３ｂで制御プログラム実行回路１１からのメモリ選択信号と読出し書込み信号を受信して、これら３つの状態のメモリを、３つのメモリ１３ａ１乃至メモリ１３ａ３に対して、時系列に順次切替えて使用するように制御する。

図３（ａ）は、ｎスキャン目において、メモリ１３ａ１は第１の状態、メモリ１３ａ２は第２の状態、そして、メモリ１３ａ３は第３の状態の制御状態にあることを示す。

図３（ｂ）は、ｎ＋１スキャン目において、メモリ１３ａ１は第３の状態、メモリ１３ａ２は第１の状態、そして、メモリ１３ａ３は第２の状態に推移したことを示す。

また、図３（ｃ）は、ｎ２１スキャン目において、メモリ１３ａ１は第２の状態、メモリ１３ａ２は第３の状態、そして、メモリ１３ａ３は第１の状態に推移したことを示す。

このように３つのメモリ１３ａ１乃至メモリ１３ａ３を備え、夫々のメモリに対して、その状態を順次切替え制御することで、制御演算処理とトラッキング処理とを異なるメモリを使用して並行して処理する。

次に、トラッキング処理の動作について、図４を参照して説明する。図４は稼動系制御装置１ａから待機系制御装置１ｂに転送する制御データの流れを示す。

今、制御周期が、ｎスキャン目にあるとすると、メモリ１３ａ１（図４ではＭ１と記す）は第１の状態にあり、メモリ１３ａ２（Ｍ２）は、メモリ１３ａ１に制御演算が完了したタイミングで書き込まれた最後の状態の制御データが複写記憶される第２の状態にある。

そして、ｎスキャン目でトラッキングされる制御データは、ｎ−１スキャン目の制御データが記憶され、第３の状態にあるメモリ１３ａ３から稼動系制御装置１ａのトラッキング回路１６に転送され、この転送された制御データが待機系制御装置１ｂのトラッキング回路１６を介して、待機系制御装置１ｂのメモリ１３ａ３（Ｍ３）に転送される状態を示す。

即ち、転送される制御データは、１スキャン遅れで待機系制御装置１ｂに転送される。

この時の制御周期の設定は、第１の状態と第２の状態の制御演算処理時間（メモリへの読出し書込み時間）と第３の状態のメモリから自系のトラッキング回路１６への制御データの（書込み時間）転送時間の長い方以上の時間で設定すれば良く、両系のトラッキング回路１６間の制御データ転送時間は、次の制御周期の制御演算に影響しない。

次ぎに、図５を参照して、二重化制御装置に異常が発生した場合のトラッキング処理動作について説明する。図５は，ｎスキャン目に稼動系制御装置１ａに故障が発生し、ステータス伝送回路１７を介して故障が待機系制御装置１ｂに通知された場合の制御動作を図示したものである。

メモリ１３ａ１（Ｍ１）が第１の状態で、メモリ１３ａ３（Ｍ３）からトラッキング回路１６に制御データが転送を完了した後に待機系制御装置１ｂで故障が検知された場合、待機系制御装置１ｂは稼動系制御装置１ａに切り替え、制御権を移行させてｎ−１スキャン目のメモリ１３ａ３（Ｍ３）制御データを使用して、制御を開始する。

メモリ１３ａ１（Ｍ１）が第１の状態で、メモリ１３ａ３（Ｍ３）からトラッキング回路１６に制御データが転送を完了する前に待機系制御装置１ｂで故障が検知された場合、待機系制御装置１ｂは稼動系制御装置１ａに切り替え、制御権を移行させてｎ−２スキャン目のメモリ１３ａ１（Ｍ２）の制御データを使用して、制御を開始する。

そして、待機系制御装置１ｂに移行した制御装置の故障がｎ＋ｉスキャン目で回復したことを通知されると、稼動系制御装置１ａから待機系制御装置１ｂに対し、ｎ＋ｉ+１スキャン目から制御データの転送を開始する。

以上説明したように、本実施例によれば、転送される制御データは、１スキャン遅れの応答となるが、トラッキング回路１６相互間の転送は、制御プログラム実行回路１１の制御演算動作とは無関係に転送制御が可能であるので、制御周期の設定が短縮可能である。

特許文献１に記載されたデュアルポートメモリ方式の場合には、制御演算実行中のデータを全てトラッキング処理するので、同じ制御データを繰り返して使用する場合には、無駄な時間が発生することや、トラッキングする制御データの信頼性を向上させるためにエラーチェックを行う場合には、エラーチェック処理が複雑となりさらに時間を要することになるので、制御周期はその分長くする必要がある。

また、転送中のエラーについては同じ命令を再実行することが不可能であるので正しいデータを再書込みすることが出来ない。

また、デュアルポートメモリ方式の書込み処理速度は、通常ナノ秒のレベルの速さが必要であるため、制御装置間の距離を延長することが出来ないので、制御装置間の設置場所に制約が生じる問題がある。

しかしながら、本方式によれば、一括して制御データのエラー符号を生成して送信することが可能となるので受信側でもチェックすることが可能である。したがって、トラッキングする制御データ再送も可能となり制御データの信頼性が効率よく行なえるだけでなく、稼動系制御装置１ａと待機系制御装置１ｂの間の距離を延長することも可能となるので、制御装置の設置場所の制約が無い効果も得られる。

以下に、図６を参照して実施例２を説明する。実施例２の各部について、実施例１の制御装置１と同一部分は同一符号で示しその説明を省略する。

この実施例２が、実施例１と異なる点は、実施例１では制御データメモリ１３は夫々の制御装置１に備えたが、実施例２では、二組の制御装置の共有メモリ１１３を構成し、３つのメモリ１１３ａ１乃至メモリ１１３ａ３の制御状態を切替えることで、実施例１で行ったような制御データのトラッキング処理を不要としたことにある。

制御データメモリ１１３は、メモリ１１３ａ１乃至メモリ１１３ａ３の３つのメモリと、これらのメモリがトラッキング可能な状態であるか否かを制御演算が完了する毎に書き込むトラッキングメモリ指示フラグ１１３ａ４を備え、夫々の制御装置１からアクセス可能となるように、夫々がバス１８と結合されている。

そして、制御演算後，書込みに使用した２つのメモリの内容を比較することで，メモリ動作や書込み動作にエラーがなかったことを確認してから，前記トラッキングメモリ指示フラグ１１３ａ４を設定することで，正しいデータを確実に待機系制御装置１ｂに伝えることができる。

二組の制御装置１は、ステータス伝送回路１７によって、相互に稼動状態を監視可能としているので、稼動系制御装置１ａが故障し、その状態が通知された場合、待機系制御装置１ｂは、自系に制御権を切り替え、トラッキングメモリ指示フラグ１１３ａ４が示すメモリ１１３の制御データを使用して制御を開始する。

したがって、本実施例２に拠れば、制御装置間の距離を延長することや制御データの信頼性を向上することは出来ないが、実施例１に比べて制御周期は早くすることが可能となる。

本発明は、上述した実施例に何ら限定されるものではなく、制御装置１の制御データメモリは、少なくとも３つ以上の独立に書込み読出し可能なメモリで構成され、制御演算処理と、トラッキング処理とが並行して動作可能な構成であれば良く、本発明の主旨を逸脱しない範囲で種々変形して実施することが可能である。

本発明の実施例１の二重化制御装置の構成図。 本発明の二重化制御装置の制御データメモリの構成図。 本発明の制御データメモリの制御動作の説明図。 本発明の二重化制御装置のトラッキング処理の制御動作の説明図。 本発明の二重化制御装置のトラッキング処理の制御動作の説明図 本発明の実施例２の二重化制御装置の構成図。 従来の二重化制御装置の構成図。 従来の制御周期の設定のための制御動作の説明図。 従来の二重化制御装置のトラッキング処理の動作の説明図。

符号の説明

１ 制御装置
１ａ 稼動系制御装置
１ｂ 待機系制御装置
２ 入出力装置
３ 入出力バス
１１ 制御プログラム実行回路
１２ 制御プログラムメモリ
１３ 制御データメモリ
１３ メモリ
１３ａ１ メモリ（Ｍ１）
１３ａ２ メモリ（Ｍ２）
１３ａ３ メモリ（Ｍ３）
１３ｂ メモリ制御回路
１３ｂ１乃至１３ｂ６ 双方向バッファ
１３ｂ７ コマンド制御回路
１４ 入出力制御回路
１６ トラッキング回路
１７ ステータス伝送回路
１８ バス
１１３ 制御データメモリ
１１３ａ１乃至１１３ａ３ メモリ
１１３ａ４ トラッキングメモリ指示フラグ
２１ａ 稼動系制御装置
２１ｂ 待機系制御装置
１２１ 制御プログラム実行回路
１２２ 制御プログラムメモリ
１２３ 制御データメモリ
１１４ Ｉ／Ｏインタフェース
１１６ トラッキング回路

Claims (3)

1. 制御対象との間の入力データ及び出力データを処理する入出力装置と、当該入出力装置に対して稼動系制御装置と待機系制御装置の二組の制御装置とを備え、前記稼動系制御装置は、制御周期毎に当該制御対象からの入力データを読出し、予め記憶された制御プログラムに従って制御演算処理を実行し、当該被制御対象への出力データを求め、前記入力データ、前記出力データ及び前記制御プログラムの実行に使用する制御変数を含む制御データを前記待機系制御装置へ転送し、前記稼動系制御装置と前記待機系制御装置の前記制御データを等値化するトラッキング処理を実行し、前記稼動系制御装置が故障した場合には、前記待機系制御装置に制御権を切替えて制御を実行する待機冗長型の二重化制御装置であって、
   前記制御装置は、前記入出力装置との間の前記入力データ及び前記出力データを処理する入出力手段と、
   前記制御プログラムを記憶する制御プログラムメモリと、
   前記制御データを記憶する制御データメモリと、
   前記制御周期毎に前記制御プログラムに従って前記制御演算処理を実行する制御用プログラム実行回路と、
   前記制御周期毎に前記稼動系制御装置から前記待機系制御装置に前記制御データを転送する前記トラッキング処理を実行するトラッキング回路と、
   自系制御装置の稼動状態が正常であるか否か相手系に通知するステータス伝送回路と
   を備え、
   前記制御データメモリは、夫々の書込み読出しが独立して可能な３つのメモリと、前記制御プログラム実行回路の指令で制御されるメモリ制御回路とを有し、
   前記制御プログラム実行回路は、３つの前記メモリの何れかの２つの前記メモリを、今回の前記制御周期での前記制御演算処理後の前記制御データを書込み及び読出しを実行する第１の状態のメモリと、前記第１の状態のメモリの内容を複写して、記憶する第２の状態のメモリとし、
   前記トラッキング回路を介して、今回の前記制御周期で前記待機系制御装置に転送する前回の制御周期での前記制御データを記憶する第３の状態の２つのメモリ以外の他の１つのメモリとし、
   ３つの前記メモリに対して、前記３つの状態を時系列に順次切替え、
   何れかの２つのメモリの制御データを前記第１の状態及び前記第２の状態とする前記制御演算処理と、前記第３の状態の他の１つのメモリの制御データを待機系に転送する前記トラッキング処理と、を並行して処理するようにしたことを特徴とする二重化制御装置。
2. 前記制御データメモリは、二組の前記制御装置の共有メモリとして構成し、
   前記制御データメモリには、さらに、３つの前記メモリの内どのメモリが、前記トラッキング処理が可能な前記第３の状態であるかを指示するトラッキングメモリ指示フラグを備え、
   前記制御プログラム実行回路は、前記制御演算処理が完了した後、書込みに使用した２つの前記メモリの内容が同一であることを確認し、前記トラッキング指示フラグに完了の書込みを行なうようにし、
   前記トラッキング処理が不要となるようにしたことを特徴とする請求項１に記載の二重化制御装置。
3. 制御対象との間の入力データ及び出力データを処理する入出力装置と、当該入出力装置に対して稼動系制御装置と待機系制御装置の二組の制御装置とを備え、前記稼動系制御装置は、制御周期毎に当該制御対象からの入力データを読出し、予め記憶された制御プログラムに従って制御演算処理を実行し、当該被制御対象への出力データを求め、前記入力データ、前記出力データ及び前記制御プログラムの実行に使用する制御変数を含む制御データを前記待機系制御装置へ転送し、前記稼動系制御装置と前記待機系制御装置の前記制御データを等値化するトラッキング処理を実行し、前記稼動系制御装置が故障した場合には、前記待機系制御装置に制御権を切替えて制御を実行する待機冗長型の二重化制御装置のトラッキング処理方法であって、
   前記制御データメモリは、夫々の書込み読出しが独立して可能な３つのメモリを有し、
   今回の前記制御周期での前記制御演算処理を実行する第１のステップと、前記第１のステップで処理後の前記制御データを複写して、記憶する第２のステップと、
   今回の制御周期で、前回の制御周期の前記制御データを前記待機系制御装置へ転送する第３のステップと
   から成り、
   ３つの前記メモリに対して、前記第１のステップ乃至前記第３のステップで使用するメモリを、前記制御周期単位で時系列的に順次切替えて使用し、
   前記第１のステップと前記第２のステップとを処理する制御演算処理と、前記第３のステップの前記トラッキング処理と、を並行して処理するようにしたことを特徴とする二重化制御装置のトラッキング方法。

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