KR20070016393A - 이중화 프로세서에서의 중재 처리 장치 - Google Patents

Abstract

본 발명은 복수의 프로세서를 구비하여 하나의 프로세서에서 오류가 발생할 때, 다른 프로세서가 승계하여 동작하는 이중화 프로세서에 관한 것으로서, 특히 상기 이중화 프로세서의 관리를 위한 중재 처리 장치에 있어서, 제어부와 메모리를 구비하는 상기 복수의 프로세서들과, 상기 복수의 프로세서들의 제어부들과 통신함으로써 각 이중화 프로세서들을 감시 및 제어하는 중재 프로세서와, 상기 중재 프로세서를 통해 상기 각 이중화 프로세서의 내부 메모리에 저장된 데이터를 중재 프로세서 전용 메모리를 포함함을 특징으로 한다.

이중화 프로세서, 중재, 감시, 제어, 메모리

Description

이중화 프로세서에서의 중재 처리 장치{ARBITER PROCESSOR APPARATUS FOR DUPLEX CONTROL}

도 1a 및 도 1b는 종래 기술에 따른 이중화 프로세서 장치를 나타낸 도면.

도 2는 본 발명에 따른 이중화 프로세서에서의 중재 처리 장치를 나타낸 도면.

도 3은 본 발명의 실시예에 따른 중재 프로세서와 각 이중화 프로세서의 제어부 간의 신호 흐름을 나타낸 도면.

도 4는 본 발명의 실시예에 따른 중재 프로세서와 각 이중화 프로세서의 메모리 간의 신호 흐름을 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

100 : 이중화 블록 A 101 : 제어부 A

102 : 메모리 A 110 : 이중화 블록 B

111 : 제어부 B 112 : 메모리 B

120 : 공유 메모리 200 : 중재 프로세서

210 : 중재 프로세서 전용 메모리

본 발명은 기저대역부의 안정적인 운용을 위해 제어부 등에 적용되는 이중화 프로세서에 관한 것으로, 상기 이중화 프로세서의 이중화 절체 과정에 있어서 안정도를 높이기 위한 이중화 프로세서에서의 중재 처리 장치에 관한 것이다.

일반적으로 장비 내부의 제어에 관계된 보드는 장비의 안정적이고 지속적인 운용을 위해 이중화 설계가 적용된다. 즉, 동일한 두 개의 프로세서(이중화 프로세서)를 구비함으로써, 한쪽의 프로세서에 이상이 발생하더라도 다른 한쪽의 프로세서로 정상적인 처리가 가능하게 된다. 이때, 현재 구동되고 있는 프로세서를 동작 프로세서(Active Processor)라 하고, 상기 동작 프로세서의 고장에 대비하여 구비되는 다른 프로세서를 대기 프로세서(Stand-by Processor)라 한다.

한편, 상기 이중화 프로세서를 구현하기 위해서는 보드의 이상을 감지하여 자동으로 절체가 구동되도록 하는 논리부(즉, 제어부) 및 절체 후에도 운용되던 프로세스를 승계하여 본래의 동작을 유지할 수 있도록 현재 진행 정보를 저장하는 메모리부가 필요하다.

종래의 기술은 일반적으로 상기 이중화 프로세서의 두 보드 간의 상호 감시 선로를 가지고 있으며, 이를 통해 서로 간의 오류 발생 여부를 상시 확인하게 된다. 따라서, 상기 확인 과정에서 상대 보드의 오류가 감지되면 자신이 동작(ACTIVE) 상태로 절체되면서 운용을 시작하게 된다.

한편, 정보 공유용 메모리는 일반적으로 두 가지 방법 중에서 하나를 사용하 게 된다. 이하, 도 1a 및 도 1b를 참조하여 상기 두 가지의 방법에 따른 종래의 이중화 프로세서 구조를 설명한다.

도 1a 및 도 1b는 종래 기술에 따른 이중화 프로세서 장치를 나타낸 도면이다. 상기 도 1a 및 도 1b를 참고하면, 이중화 프로세서에서의 각 프로세서는 제어부와 메모리부를 구비하게 된다. 즉, 상기 도 1a에서 이중화 블록 A(100)는 제어부 A(101) 및 DPRAM A(102)를 구비하며, 이중화 블록 B(110)는 제어부 B(111) 및 DPRAM B(112)를 구비하게 된다. 한편, 상기 도 1b에서와 같이 공유 메모리로서 하나의 NVRAM(nonvolatile random access memory; 120)을 구비하여 두 개의 프로세서(즉, 이중화 블록 A(100) 및 이중화 블록 B(110))가 공유하도록 구성할 수도 있다.

상기 도 1a에서와 같이 각 보드가 내부 DPRAM을 가지고 있는 경우 ACTIVE 상태의 제어부는 자신의 DPRAM에 현재의 데이터를 기록하는 동시에 상대측인 STAND-BY 보드의 DPRAM에도 동일한 정보를 기록한다. 만약 ACTIVE 보드에 오류가 발생하여 HALT되는 경우 STAND-BY 보드의 제어부는 이를 자동으로 감지하여 자신을 ACTIVE로 절체시킨다. 이때, DPRAM에는 기존의 데이터가 입력되어 있으므로 이를 사용하여 프로세스를 지속적으로 구동할 수 있다.

반면, 상기 도 1b에서와 같이 보드의 외부에 공유용 NVRAM(120)을 가지고 있는 경우에는 두 개의 메모리를 지속적으로 접속할 필요없이 하나의 NVRAM(120)에 데이터를 기록함으로써 이중화 구현이 가능하다. 이 경우에도 상대 보드의 제어반을 감시하여 절체하는 과정은 상기 도 1a에서와 동일하다.

한편, 상기 이중화된 제어반 간의 상호 감시는 일반적인 경우에는 문제없이 동작되나 양측 보드에 동시에 오류가 발생되거나 오류가 발생되어 STAND-BY로 절체된 보드가 정상 상태로 복구되기 전에 ACTIVE 보드도 HALT되는 경우에는 수동 작업 없이 복구가 불가능하다. 또한, 3 중화 이상의 다중화 제어시에는 상호 감시 구조가 복잡해지고 처리 루틴이 복잡해진다는 문제점이 있다.

상기 도 1a에서 상술한 바와 같이 보드 내부에 DPRAM을 가지고 있는 경우에는 현재 데이터를 저장할 때 동일한 동작을 반복 수행하므로 메모리 연동 시간이 증가하여 고속의 데이터 처리에 적합하지 않다. 또한, 메모리 접속 시 오류가 발생하는 경우 양측의 DPRAM의 기록 내용이 일치하지 않아 프로세스의 승계가 불가능해진다. 더욱이 기록된 데이터가 불완전한 경우 나머지 제어반에서도 치명적인 에러가 발생할 위험성이 크다는 문제점이 있다.

한편, 상기 도 1b에서 상술한 바와 같이 외부에 NVRAM을 가지고 있는 경우는 기록 내용이 일치하지 않는 문제는 발생하지 않으나 메모리 기록중에 발생되는 에러는 동일한 영향을 미치게 된다. 또한, NVRAM 측과의 연결 제어는 별도의 논리부가 필요하기 때문에 추가적인 회로 구성 또는 PFGA 등의 중계가 필요하다. 아울러, NVRAM이 용량에 비해 단가가 높다는 점도 추가적인 부담요소로 작용하게 된다.

따라서, 본 발명의 목적은 이중화 프로세서에서 외부에 중재 프로세서를 추가로 설치함으로써 이중화 프로세서의 이중화 절체 과정에 있어서 안정도를 높이기 위한 이중화 프로세서에서의 중재 처리 장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명의 장치는; 복수의 프로세서를 구비하여 하나의 프로세서에서 오류가 발생할 때, 다른 프로세서가 승계하여 동작하는 이중화 프로세서에서, 상기 이중화 프로세서의 관리를 위한 중재 처리 장치에 있어서, 제어부와 메모리를 구비하는 상기 복수의 프로세서들과, 상기 복수의 프로세서들의 제어부들과 통신함으로써 각 이중화 프로세서들을 감시 및 제어하는 중재 프로세서와, 상기 중재 프로세서를 통해 상기 각 이중화 프로세서의 내부 메모리에 저장된 데이터를 중재 프로세서 전용 메모리를 포함함을 특징으로 한다.

상기 중재 프로세서는 상기 각 프로세서의 제어부들로 절체 신호를 송신함으로써 각 프로세서의 액티브/스탠바이 절체를 제어함을 특징으로 하며, 상기 각 프로세서의 제어부들의 상태 정보를 분석하여 상기 제어부의 초기화를 수행함을 특징으로 한다.

또한, 상기 중재 프로세서는 상기 각 프로세서의 제어부에서 입력되는 오픈 및 실패 신호를 감시하여 상기 제어부의 상태를 실시간 감시함을 특징으로 하며, 상기 각 프로세서 중 액티브 상태인 프로세서로부터 오픈 또는 실패 신호가 입력될 때, 상기 액티브 상태인 프로세서의 메모리에서 유효한 데이터를 스탠바이 상태인 프로세서의 메모리로 전송함을 특징으로 한다.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설 명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않는 범위에서 생략될 것이라는 것을 유의하여야 한다.

발명은 이중화 프로세서에서 이중화 관리를 위한 중재 프로세서 (Arbiter Processor) 개념을 도입하여 이중화 시에 발생 가능한 문제를 해결하여 장비 운용의 안정성을 높이기 위한 장치를 제안한다. 이때, 본 발명에 따른 중재 프로세서에서는 상호 감시 구조가 개선되어야 하며, 제어반 오류 발생시에도 메모리 보존이 보장되어야 한다.

따라서, 본 발명에 따른 중재 프로세서는 이중화 대상 보드의 외부에 위치하며 자신의 운용에 필요한 BOOTROM 및 메모리를 보유하게 된다. 또한, 본 발명에 따른 중재 프로세서는 각 보드의 DPRAM과 연결되며, 보드의 제어부를 감시 및 제어할 수 있는 별도의 신호 선로가 결선된다.

이하, 도 2를 참조하여 본 발명의 실시예에 따른 중재 프로세서 장치를 설명한다.

도 2는 본 발명에 따른 이중화 프로세서에서의 중재 처리 장치를 나타낸 도면이다. 상기 도 2를 참조하면, 본 발명에 따른 이중화 프로세서에서의 중재 처리 장치는 두 개의 이중화 블록들(100, 110)의 외부에 별도의 중재 프로세서(200)를 구비하게 된다. 상기 중재 프로세서(200)는 각 이중화 블록(100, 110)의 제어부들(101, 111)과 통신함으로써 각 이중화 블록(100, 110)을 감시 및 제어하게 된다.

또한, 상기 중재 프로세서는 자체 전용 메모리(210)를 구비하여 상기 각 이중화 블록(100, 110)의 내부 메모리(즉, DPRAM(102, 112))에 저장된 데이터를 저장 하게 된다.

이하 도 3 및 도 4를 참조하여 상기 중재 프로세서(200) 및 중재 프로세서 전용 메모리(210)를 통해 이중화 프로세서를 제어하는 방법을 보다 상세히 설명한다.

도 3은 본 발명의 실시예에 따른 중재 프로세서와 각 이중화 프로세서의 제어부 간의 신호 흐름을 나타낸 도면이다. 상기 도 3을 참조하면, 상기 본 발명에 따른 중재 프로세서(200)는 각 이중화 프로세서(100, 110)의 제어부들(101, 111)과 절체 신호, 초기화(Reset), 오픈(Open), 실패(Fail), 메모리(DPRAM) 제어 등의 신호를 교환하게 된다. 즉, 상기 중재 프로세서(200)는 상기 각 제어부들(101, 111)로 상호 신호 연결과 단락을 알리는 절체 신호와 초기와 기능을 위한 리셋 신호를 전송하게 된다. 또한, 상기 중재 프로세서(200)는 상기 각 제어부들(101, 111)로부터 오픈 신호와 실패 신호를 수신함으로써 각 이중화 프로세서의 상태를 파악할 수가 있게 된다. 아울러, 상기 중재 프로세서(200)는 상기 각 제어부들(101, 111)과 메모리 제어 신호를 상호 교환함으로써 상기 이중화 프로세서의 각 메모리들(102, 112)을 제어할 수가 있게 된다.

상기 신호 선로들을 통한 중재 프로세서의 중재 과정을 상세히 설명하면 다음과k 같다. 상기 중재 프로세서(200)는 제어부(101, 111)와의 DPRAM 점유 및 해제 신호를 교환하며 DPRAM 연동시 버스충돌을 예방한다. 또한, 상기 중재 프로세서(200)는 제어부(101, 111)에서 입력되는 OPEN 및 FAIL 신호를 감시하여 제어부의 상태를 실시간 관리한다.

그리고 상기 중재 프로세서(200)는 입력되는 제어부(101, 111)의 상태 정보를 분석하여 제어부의 초기화(RESET)를 수행하며, 제어부(101, 111)에 절체 신호를 송신하여 ACTIVE/STAND-BY 절체를 제어하게 된다.

도 4는 본 발명의 실시예에 따른 중재 프로세서와 각 이중화 프로세서의 메모리 간의 신호 흐름을 나타낸 도면이다. 상기 도 4를 참조하면, 상기 본 발명에 따른 중재 프로세서(200)는 각 이중화 프로세서 중 ACTIVE 상태인 보드의 메모리(즉, DPRAM)(102)으로부터 STAND-BY 상태인 보드의 메모리(112)로 데이터를 전송하게 된다. 즉, 상기 ACTIVE 상태인 보드의 DPRAM(102)의 데이터는 중재 프로세서(200)를 통해 상대 보드의 DPRAM(112)으로 전사된다.

한편, ACTIVE 상태인 보드에서 OPEN 또는 FAIL 신호가 입력되면 중재 프로세서는 ACTIVE 보드의 DPRAM에서 유효한 데이터를 모두 STAND-BY 보드로 이송한 후 양측 보드에 대한 절체를 실시하게 된다.

또한, 중재 프로세서(200)는 STAND-BY로 절체된 보드가 FAIL 신호로 인해 HALT 된 경우에는 초기화(RESET) 신호를 전송하여 초기화를 시도하게 된다. 이때, 상기 초기화 결과 FAIL 신호가 해제되어 STAND-BY 보드가 정상 상태임을 확인하면 ACTIVE 보드의 DPRAM(102) 데이터를 STAND-BY 측 DPRAM(112)으로 전사하여 이중화 구조를 복구하게 된다.

이상으로 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같은 본 발명은, 장치의 주기능을 담당하는 프로세서의 기능을 본 발명에 따른 중재 프로세서에 의해 분담하므로 제어반의 운용 속도 및 안정도가 개선된다. 또한, 상기 중재 프로세서에 의해 이중화 절체시의 데이터 관리가 가능하며 데이터 유효성 점검이 용이하다는 장점이 있다.

또한, 본 발명은 중재 프로세서에 의해 FAIL이 발생한 보드의 자동 복구가 가능하며, 3 중화 이상의 다중화 구조에 적용이 가능하다는 장점이 있다. 아울러, 중재 프로세서에 부가적인 기능을 도입하면 추가적인 이중화 기능의 수행이 가능하다는 장점이 있다.

Claims (5)

1. 복수의 프로세서를 구비하여 하나의 프로세서에서 오류가 발생할 때, 다른 프로세서가 승계하여 동작하는 이중화 프로세서에서, 상기 이중화 프로세서의 관리를 위한 중재 처리 장치에 있어서,

   제어부와 메모리를 구비하는 상기 복수의 프로세서들과,

   상기 복수의 프로세서들의 제어부들과 통신함으로써 각 이중화 프로세서들을 감시 및 제어하는 중재 프로세서와,

   상기 중재 프로세서를 통해 상기 각 이중화 프로세서의 내부 메모리에 저장된 데이터를 중재 프로세서 전용 메모리를 포함함을 특징으로 하는 상기 장치.
2. 제1항에 있어서, 상기 중재 프로세서는,

   상기 각 프로세서의 제어부들로 절체 신호를 송신함으로써 각 프로세서의 액티브/스텐바이 절체를 제어함을 특징으로 하는 상기 장치.
3. 제1항에 있어서, 상기 중재 프로세서는,

   상기 각 프로세서의 제어부들의 상태 정보를 분석하여 상기 제어부의 초기화를 수행함을 특징으로 하는 상기 장치.
4. 제1항에 있어서, 상기 중재 프로세서는,

   상기 각 프로세서의 제어부에서 입력되는 오픈 및 실패 신호를 감시하여 상기 제어부의 상태를 실시간 감시함을 특징으로 하는 상기 장치.
5. 제4항에 있어서, 상기 중재 프로세서는,

   상기 각 프로세서 중 액티브 상태인 프로세서로부터 오픈 또는 실패 신호가 입력될 때, 상기 액티브 상태인 프로세서의 메모리에서 유효한 데이터를 스탠바이 상태인 프로세서의 메모리로 전송함을 특징으로 하는 상기 장치.

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