JP2978622B2 - 無停止型コンピュータ - Google Patents
無停止型コンピュータInfo
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Description
【０００１】
【産業上の利用分野】本発明は無停止型コンピュータに
関し、特に複数の基板が共通のマザーボードにより相互
に接続されて構成される無停止型コンピュータに関す
る。
関し、特に複数の基板が共通のマザーボードにより相互
に接続されて構成される無停止型コンピュータに関す
る。
【０００２】
【従来の技術】従来のこの種の無停止型コンピュータ
は、例えば図４に示すように、それぞれ２枚のＣＰＵ基
板１０ａ，１１ａと、メモリ基板１２ａ，１３ａと、Ｉ
／Ｏ基板１４ａ，１５ａとが、それぞれコネクタ４を介
して共通のマザーボード１ａ上のバス５ａに接続され、
すべてが二重化された構成となっている。従って、例え
ばＩ／Ｏ基板１４ａが故障した場合でも、コンピュータ
はＩ／Ｏ基板１５ａにより動作し続けることができる。
同様にＣＰＵ基板またはメモリ基板の一方が故障した場
合にも、コンピュータは動作を中断することなく継続す
ることができる。なお、図４では省略してあるが、各基
板を動作させるための電源もコネクタ４を介してマザー
ボード１ａから供給されている。
は、例えば図４に示すように、それぞれ２枚のＣＰＵ基
板１０ａ，１１ａと、メモリ基板１２ａ，１３ａと、Ｉ
／Ｏ基板１４ａ，１５ａとが、それぞれコネクタ４を介
して共通のマザーボード１ａ上のバス５ａに接続され、
すべてが二重化された構成となっている。従って、例え
ばＩ／Ｏ基板１４ａが故障した場合でも、コンピュータ
はＩ／Ｏ基板１５ａにより動作し続けることができる。
同様にＣＰＵ基板またはメモリ基板の一方が故障した場
合にも、コンピュータは動作を中断することなく継続す
ることができる。なお、図４では省略してあるが、各基
板を動作させるための電源もコネクタ４を介してマザー
ボード１ａから供給されている。
【０００３】
【発明が解決しようとする課題】上述した従来の無停止
型コンピュータは、二重化されている各基板の一方が故
障した場合でも、中断することなく動作し続けることが
できるが、各基板がコネクタを介して直接マザーボード
のバス及び電源に接続されているため、故障した基板を
交換するためには、時機をみて運用を中断し、すべての
基板に接続されているバスをディスエーブル状態とする
か、電源を落とすかしてから交換するしか方法がなかっ
た。
型コンピュータは、二重化されている各基板の一方が故
障した場合でも、中断することなく動作し続けることが
できるが、各基板がコネクタを介して直接マザーボード
のバス及び電源に接続されているため、故障した基板を
交換するためには、時機をみて運用を中断し、すべての
基板に接続されているバスをディスエーブル状態とする
か、電源を落とすかしてから交換するしか方法がなかっ
た。
【０００４】本発明の目的は、運用を中断することなく
故障した基板の交換が可能な無停止型コンピュータを提
供することにある。
故障した基板の交換が可能な無停止型コンピュータを提
供することにある。
【０００５】
【課題を解決するための手段】本発明の無停止型コンピ
ュータは、複数の基板がコネクタを介してマザーボード
上のバスにより相互に接続されて構成されている無停止
型コンピュータにおいて、前記各コネクタとバスとの間
に、信号の伝送を外部から制御できるスリーステートバ
ッファと電源の供給を遮断できるリレーとを内蔵すると
共に、前記各基板を収納するケージに、障害を表示する
表示パネルと基板の抜き挿しを禁止するロック機構とを
設け、前記スリーステートバッファ，リレー，表示パネ
ル並びにロック機構の状態を前記マザーボードに接続さ
れている複数のＣＰＵ基板から制御できるように構成さ
れている。
ュータは、複数の基板がコネクタを介してマザーボード
上のバスにより相互に接続されて構成されている無停止
型コンピュータにおいて、前記各コネクタとバスとの間
に、信号の伝送を外部から制御できるスリーステートバ
ッファと電源の供給を遮断できるリレーとを内蔵すると
共に、前記各基板を収納するケージに、障害を表示する
表示パネルと基板の抜き挿しを禁止するロック機構とを
設け、前記スリーステートバッファ，リレー，表示パネ
ル並びにロック機構の状態を前記マザーボードに接続さ
れている複数のＣＰＵ基板から制御できるように構成さ
れている。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。
ック図である。
【０００８】本実施例の無停止型コンピュータは、図１
に示すように、マザーボード１に接続されるＣＰＵ基板
１０，１１は、コネクタ４及びＣＰＵバス接続制御部２
を介してバス５に接続され、メモリ基板１２，１３及び
Ｉ／Ｏ基板１４，１５は、それぞれコネクタ４，バス接
続制御部３を介してバス５に接続されている。ＣＰＵバ
ス接続制御部２及びバス接続制御部３には、それぞれに
バス５との接続を制御するスリーステートバッファとマ
ザーボード１から各基板へ供給される電源を開閉するた
めのリレーとが内蔵されており、バス接続制御信号線６
Ａ，６Ｂを介してＣＰＵ基板１０，１１の双方から各バ
ス接続制御部３及び相手側のＣＰＵバス接続制御部２を
制御できるように構成されている。又、各基板はそれぞ
れロック機構７によって動作中に不用意に引き抜かれな
いように構成されており、ロック機構７の制御回路は各
ＣＰＵバス接続制御部２及びバス接続制御部３に含まれ
ている。更に、各ＣＰＵバス接続制御部２及びバス接続
制御部３の状態はパネル制御線８を経て表示パネル９に
表示されるようになっている。
に示すように、マザーボード１に接続されるＣＰＵ基板
１０，１１は、コネクタ４及びＣＰＵバス接続制御部２
を介してバス５に接続され、メモリ基板１２，１３及び
Ｉ／Ｏ基板１４，１５は、それぞれコネクタ４，バス接
続制御部３を介してバス５に接続されている。ＣＰＵバ
ス接続制御部２及びバス接続制御部３には、それぞれに
バス５との接続を制御するスリーステートバッファとマ
ザーボード１から各基板へ供給される電源を開閉するた
めのリレーとが内蔵されており、バス接続制御信号線６
Ａ，６Ｂを介してＣＰＵ基板１０，１１の双方から各バ
ス接続制御部３及び相手側のＣＰＵバス接続制御部２を
制御できるように構成されている。又、各基板はそれぞ
れロック機構７によって動作中に不用意に引き抜かれな
いように構成されており、ロック機構７の制御回路は各
ＣＰＵバス接続制御部２及びバス接続制御部３に含まれ
ている。更に、各ＣＰＵバス接続制御部２及びバス接続
制御部３の状態はパネル制御線８を経て表示パネル９に
表示されるようになっている。
【０００９】図２は図１中のＣＰＵバス接続制御部２の
詳細を示す回路図である。
詳細を示す回路図である。
【００１０】コネクタ４を介しＣＰＵ基板１０（又は１
１）と接続されるデータバス２０１とＣＰＵから制御信
号を送出するための制御出力線２０２、及びＣＰＵから
バス接続制御信号を送出するためのバス接続制御出力線
２０３には、それぞれスリーステートバッファ２０４が
挿入されており、前二者はバス５と、後者はバス接続制
御信号線６Ａ（又は６Ｂ）とそれぞれ接続されている。
１）と接続されるデータバス２０１とＣＰＵから制御信
号を送出するための制御出力線２０２、及びＣＰＵから
バス接続制御信号を送出するためのバス接続制御出力線
２０３には、それぞれスリーステートバッファ２０４が
挿入されており、前二者はバス５と、後者はバス接続制
御信号線６Ａ（又は６Ｂ）とそれぞれ接続されている。
【００１１】又、バス５から応答信号などの制御信号を
受信するための制御入力線２０５にはバッファ２０６が
挿入され、プルアップの必要な信号はプルアップ用抵抗
アレイ２０７を介して＋５Ｖの電源に接続されている。
マザーボードからの電源供給線２０８には、開閉用のリ
レー２０９が挿入されている。
受信するための制御入力線２０５にはバッファ２０６が
挿入され、プルアップの必要な信号はプルアップ用抵抗
アレイ２０７を介して＋５Ｖの電源に接続されている。
マザーボードからの電源供給線２０８には、開閉用のリ
レー２０９が挿入されている。
【００１２】データバス２０１を経由するＣＰＵへの入
力データはＣＰＵからの入力制御信号２１０により、デ
ータバス２０１を経由するＣＰＵからの出力データは、
ＯＲゲート２１１を介してＣＰＵからの出力制御信号２
１２により制御され、入出力の切り換えが行われる。Ｏ
Ｒゲート２１１のもう一方の入力端子には、バス接続制
御信号線６Ｂ（又は６Ａ）から入力される出力許可信号
２１３が接続されており、プルアップ抵抗とＮＯＴゲー
トとにより正常時は“Ｌ”レベルであり、出力制御信号
２１２はＯＲゲート２１１を無条件で通過するが、出力
許可信号２１３を“Ｈ”レベルとすることにより、デー
タバス２０１，制御出力線２０２及びバス接続制御出力
線２０３からの出力をすべてディスエーブル状態とする
ことができるように構成されている。
力データはＣＰＵからの入力制御信号２１０により、デ
ータバス２０１を経由するＣＰＵからの出力データは、
ＯＲゲート２１１を介してＣＰＵからの出力制御信号２
１２により制御され、入出力の切り換えが行われる。Ｏ
Ｒゲート２１１のもう一方の入力端子には、バス接続制
御信号線６Ｂ（又は６Ａ）から入力される出力許可信号
２１３が接続されており、プルアップ抵抗とＮＯＴゲー
トとにより正常時は“Ｌ”レベルであり、出力制御信号
２１２はＯＲゲート２１１を無条件で通過するが、出力
許可信号２１３を“Ｈ”レベルとすることにより、デー
タバス２０１，制御出力線２０２及びバス接続制御出力
線２０３からの出力をすべてディスエーブル状態とする
ことができるように構成されている。
【００１３】電源供給線２０８に挿入されているリレー
２０９は、制御コイルに接続される電源制御信号２１４
が“Ｈ”レベルのときに接点が開くタイプであり、プル
アップ抵抗とＮＯＴゲートとにより正常時は“Ｌ”レベ
ルで接点が閉じているが、バス接続制御信号線６Ｂ（又
は６Ａ）を介して電源を遮断することができる。
２０９は、制御コイルに接続される電源制御信号２１４
が“Ｈ”レベルのときに接点が開くタイプであり、プル
アップ抵抗とＮＯＴゲートとにより正常時は“Ｌ”レベ
ルで接点が閉じているが、バス接続制御信号線６Ｂ（又
は６Ａ）を介して電源を遮断することができる。
【００１４】バス接続制御出力線２０３からは、もう一
方のＣＰＵバス接続制御部２及び４個のバス接続制御部
３を制御するバス接続制御信号が送信されるが、このバ
ス接続制御信号は、各基板からのデータ出力を制御する
出力許可信号と、電源の供給を制御する電源制御信号
と、表示パネル９の表示を制御するエラーＬＥＤ制御信
号と、ロック機構７を制御するロック機構制御信号とか
ら成る。
方のＣＰＵバス接続制御部２及び４個のバス接続制御部
３を制御するバス接続制御信号が送信されるが、このバ
ス接続制御信号は、各基板からのデータ出力を制御する
出力許可信号と、電源の供給を制御する電源制御信号
と、表示パネル９の表示を制御するエラーＬＥＤ制御信
号と、ロック機構７を制御するロック機構制御信号とか
ら成る。
【００１５】バス接続制御信号線６Ｂ（又は６Ａ）から
入力される他のＣＰＵ基板１１（又は１０）からのエラ
ーＬＥＤ制御信号２１５及びロック機構制御信号２１６
は、それぞれＮＡＮＤゲート２１７を介して表示パネル
９及びロック機構７に接続されており、プルアップ抵抗
でプルアップされているため正常時は“Ｈ”レベルであ
るが、“Ｌ”レベルになると表示パネル９内のエラーＬ
ＥＤ２１８を点灯し、ロック機構７のロックを解除す
る。各ＮＡＮＤゲート２１７のもう一方の入力端子に
は、それぞれコネクタ４からの自ＣＰＵ基板１０（又は
１１）の制御信号が入力され、２枚のＣＰＵ基板１０，
１１の双方から制御できるように構成されている。
入力される他のＣＰＵ基板１１（又は１０）からのエラ
ーＬＥＤ制御信号２１５及びロック機構制御信号２１６
は、それぞれＮＡＮＤゲート２１７を介して表示パネル
９及びロック機構７に接続されており、プルアップ抵抗
でプルアップされているため正常時は“Ｈ”レベルであ
るが、“Ｌ”レベルになると表示パネル９内のエラーＬ
ＥＤ２１８を点灯し、ロック機構７のロックを解除す
る。各ＮＡＮＤゲート２１７のもう一方の入力端子に
は、それぞれコネクタ４からの自ＣＰＵ基板１０（又は
１１）の制御信号が入力され、２枚のＣＰＵ基板１０，
１１の双方から制御できるように構成されている。
【００１６】又、表示パネル９には、保守員が基板を抜
き挿しするときに操作するロック解除の要求スイッチ２
１９が設けられている。要求スイッチ２１９の一端はチ
ャタリング防止用フィルタ２２０に接続され、シュミッ
トトリガバッファ２２１を経て要求信号がコネクタ４及
びバス接続制御信号線６Ａ（又は６Ｂ）を介して双方の
ＣＰＵ基板１０，１１に送られる。
き挿しするときに操作するロック解除の要求スイッチ２
１９が設けられている。要求スイッチ２１９の一端はチ
ャタリング防止用フィルタ２２０に接続され、シュミッ
トトリガバッファ２２１を経て要求信号がコネクタ４及
びバス接続制御信号線６Ａ（又は６Ｂ）を介して双方の
ＣＰＵ基板１０，１１に送られる。
【００１７】図３は図１中のバス接続機構３の詳細を示
す回路図である。
す回路図である。
【００１８】バス接続制御部３は、ＣＰＵ基板以外の各
基板との接続に用いられるもので、ＣＰＵバス接続制御
部２との主な相違は、バス接続制御信号を出力せず、双
方のＣＰＵから対等に制御されることである。
基板との接続に用いられるもので、ＣＰＵバス接続制御
部２との主な相違は、バス接続制御信号を出力せず、双
方のＣＰＵから対等に制御されることである。
【００１９】コネクタ４とバス５との間のデータバス３
０１と応答信号などを送出する制御出力線３０２とには
スリーステートバッファ３０３が、制御信号を受信する
制御入力線３０４にはバッファ３０５がそれぞれ挿入さ
れており、電源供給線３０６にはリレー３０７が挿入さ
れている。
０１と応答信号などを送出する制御出力線３０２とには
スリーステートバッファ３０３が、制御信号を受信する
制御入力線３０４にはバッファ３０５がそれぞれ挿入さ
れており、電源供給線３０６にはリレー３０７が挿入さ
れている。
【００２０】これらのスリーステートバッファ３０３及
びリレー３０７は、バス接続制御信号線６Ａ及び６Ｂか
ら入力され、ＮＡＮＤゲート３０８を介して出力される
出力許可信号３０９及び電源制御信号３１０により、Ｃ
ＰＵバス接続制御部２の場合と同様な制御が行われ、Ｃ
ＰＵ基板１０，１１の双方から信号出力のディスエーブ
ル化および電源の遮断が可能となっている。
びリレー３０７は、バス接続制御信号線６Ａ及び６Ｂか
ら入力され、ＮＡＮＤゲート３０８を介して出力される
出力許可信号３０９及び電源制御信号３１０により、Ｃ
ＰＵバス接続制御部２の場合と同様な制御が行われ、Ｃ
ＰＵ基板１０，１１の双方から信号出力のディスエーブ
ル化および電源の遮断が可能となっている。
【００２１】表示パネル９及びロック機構７の制御につ
いても同様であり、バス接続制御信号線６Ａ及び６Ｂか
ら入力される制御信号は、それぞれＮＡＮＤゲート３１
１を介して表示パネル９及びロック機構７に接続されて
おり、ＣＰＵ基板１０，１１の双方からエラーＬＥＤ３
１３を点灯し、ロックを解除することができる。
いても同様であり、バス接続制御信号線６Ａ及び６Ｂか
ら入力される制御信号は、それぞれＮＡＮＤゲート３１
１を介して表示パネル９及びロック機構７に接続されて
おり、ＣＰＵ基板１０，１１の双方からエラーＬＥＤ３
１３を点灯し、ロックを解除することができる。
【００２２】なお、保守員がロック解除を要求するため
表示パネル９の要求スイッチ３１４を操作したときの要
求信号は、バス接続制御信号線６Ａ及び６Ｂを介してＣ
ＰＵ基板１０，１１の双方に送られる。
表示パネル９の要求スイッチ３１４を操作したときの要
求信号は、バス接続制御信号線６Ａ及び６Ｂを介してＣ
ＰＵ基板１０，１１の双方に送られる。
【００２３】次に、図１の無停止型コンピュータの動作
を図１〜図３を用いて説明する。
を図１〜図３を用いて説明する。
【００２４】マザーボード１に接続されているメモリ基
板１２，１３又はＩ／Ｏ基板１４，１５の中の一つが、
動作中に何等かの故障を起こして動作しなくなったとす
る。この故障をマザーボード１に接続されているＣＰＵ
基板１０，１１のいずれかのＣＰＵが検出すると、その
ＣＰＵがバス接続制御信号を送信して故障基板のバス接
続制御部３を制御し、故障した基板をバス５から切り離
す。このとき、バス接続制御部３のＮＡＮＤゲート３０
８の一入力がバス接続制御信号線６Ａ又は６Ｂを介して
接地されて“Ｌ”レベルとなり、出力許可信号３０９が
“Ｈ”レベルとなり、基板の出力がバス５に影響を与え
ないようになる。同時にエラーＬＥＤ制御信号３１２を
“Ｈ”レベルにし、表示パネル９のエラーＬＥＤ３１３
を点灯させる。引き続いて、電源制御信号３１０を
“Ｈ”レベルとすると、リレー３０７が作動して基板へ
の供給電源を切断する。
板１２，１３又はＩ／Ｏ基板１４，１５の中の一つが、
動作中に何等かの故障を起こして動作しなくなったとす
る。この故障をマザーボード１に接続されているＣＰＵ
基板１０，１１のいずれかのＣＰＵが検出すると、その
ＣＰＵがバス接続制御信号を送信して故障基板のバス接
続制御部３を制御し、故障した基板をバス５から切り離
す。このとき、バス接続制御部３のＮＡＮＤゲート３０
８の一入力がバス接続制御信号線６Ａ又は６Ｂを介して
接地されて“Ｌ”レベルとなり、出力許可信号３０９が
“Ｈ”レベルとなり、基板の出力がバス５に影響を与え
ないようになる。同時にエラーＬＥＤ制御信号３１２を
“Ｈ”レベルにし、表示パネル９のエラーＬＥＤ３１３
を点灯させる。引き続いて、電源制御信号３１０を
“Ｈ”レベルとすると、リレー３０７が作動して基板へ
の供給電源を切断する。
【００２５】以上の動作により、故障を起こした基板は
バス５から切り離され、無停止型コンピュータの動作に
影響を与えることなく、故障基板をコネクタ４から抜き
取ることが可能な状態となる。ここで、保守員が要求ス
イッチ３１４を操作してオン状態として要求信号を送出
すると、故障を検出してエラーＬＥＤ３１３を点灯させ
たＣＰＵがこの要求信号を検出し、ロック機構制御信号
３１５を“Ｈ”レベルにしてロック機構７のロックを解
除する。これにより保守員は動作中の他の基板に影響を
与えることなく故障を起こした基板を抜くことができ
る。
バス５から切り離され、無停止型コンピュータの動作に
影響を与えることなく、故障基板をコネクタ４から抜き
取ることが可能な状態となる。ここで、保守員が要求ス
イッチ３１４を操作してオン状態として要求信号を送出
すると、故障を検出してエラーＬＥＤ３１３を点灯させ
たＣＰＵがこの要求信号を検出し、ロック機構制御信号
３１５を“Ｈ”レベルにしてロック機構７のロックを解
除する。これにより保守員は動作中の他の基板に影響を
与えることなく故障を起こした基板を抜くことができ
る。
【００２６】又、基板をマザーボードに挿入する場合に
は、この状態からマザーボードのコネクタに基板を挿入
し、要求スイッチ３１４を保守員がオフ状態に戻すこと
により、バス接続制御信号を送信して制御したＣＰＵが
エラーＬＥＤ制御信号３１２を“Ｌ”レベルに戻し、ロ
ック機構制御信号３１５を“Ｌ”レベルにすることによ
り基板をロックし、電源制御信号３１０を“Ｌ”レベル
にした後に出力許可信号３０９を“Ｌ”レベルに戻すこ
とにより、他の基板を動作させたままでマザーボードに
基板を挿入することができる。
は、この状態からマザーボードのコネクタに基板を挿入
し、要求スイッチ３１４を保守員がオフ状態に戻すこと
により、バス接続制御信号を送信して制御したＣＰＵが
エラーＬＥＤ制御信号３１２を“Ｌ”レベルに戻し、ロ
ック機構制御信号３１５を“Ｌ”レベルにすることによ
り基板をロックし、電源制御信号３１０を“Ｌ”レベル
にした後に出力許可信号３０９を“Ｌ”レベルに戻すこ
とにより、他の基板を動作させたままでマザーボードに
基板を挿入することができる。
【００２７】以上の実施例の説明では、単に各基板ごと
に表示パネル９とロック機構７が設けられていると述べ
たが、これらはマザーボード上に取り付けられているも
のではなく、基板を挿入するケージ部に各基板ごとに設
けられており、保守員による不用意な誤操作を防止する
ものである。すなわち、ＣＰＵバス接続制御部およびバ
ス接続制御部をマザーボード上に設けると共に、基板を
収納する各ケージに表示パネルとロック機構とを設けた
ことにより、保守員による誤操作を防止し、無停止型コ
ンピュータを動作させたまま、動作に影響を与えること
なく基板をコネクタから抜き取ったり挿し込んだりする
ことが可能となる。
に表示パネル９とロック機構７が設けられていると述べ
たが、これらはマザーボード上に取り付けられているも
のではなく、基板を挿入するケージ部に各基板ごとに設
けられており、保守員による不用意な誤操作を防止する
ものである。すなわち、ＣＰＵバス接続制御部およびバ
ス接続制御部をマザーボード上に設けると共に、基板を
収納する各ケージに表示パネルとロック機構とを設けた
ことにより、保守員による誤操作を防止し、無停止型コ
ンピュータを動作させたまま、動作に影響を与えること
なく基板をコネクタから抜き取ったり挿し込んだりする
ことが可能となる。
【００２８】
【発明の効果】以上説明したように、本発明の無停止型
コンピュータは、基板が結合される各コネクタのマザー
ボード側に、バスとの接続を制御するスリーステートバ
ッファと電源を開閉するリレーとを実装し、それらをそ
のマザーボードに実装されている２枚のＣＰＵ基板の双
方から制御できるようにしたので、ある基板が故障して
交換の必要が生じた場合でも、装置の動作を停止させる
ことなく故障した基板を交換できる効果がある。
コンピュータは、基板が結合される各コネクタのマザー
ボード側に、バスとの接続を制御するスリーステートバ
ッファと電源を開閉するリレーとを実装し、それらをそ
のマザーボードに実装されている２枚のＣＰＵ基板の双
方から制御できるようにしたので、ある基板が故障して
交換の必要が生じた場合でも、装置の動作を停止させる
ことなく故障した基板を交換できる効果がある。
【００２９】又、基板を収納するケージに各基板ごとに
故障を表示する表示パネルとロック機構とを付加し、双
方のＣＰＵ基板から制御できるようにしたため、動作中
に不用意に基板が抜かれるのを防止することができる。
故障を表示する表示パネルとロック機構とを付加し、双
方のＣＰＵ基板から制御できるようにしたため、動作中
に不用意に基板が抜かれるのを防止することができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１中のＣＰＵバス接続制御部の詳細を示す回
路図である。
路図である。
【図３】図１中のバス接続制御部の詳細を示す回路図で
ある。
ある。
【図４】従来の無停止型コンピュータの構成の一例を示
すブロック図である。
すブロック図である。
１，１ａ マザーボード ２ ＣＰＵバス接続制御部 ３ バス接続制御部 ４ コネクタ ５，５ａ バス ６Ａ，６Ｂ バス接続制御信号線 ７ ロック機構 ８ パネル制御線 ９ 表示パネル １０，１０ａ，１１，１１ａ ＣＰＵ基板 １２，１２ａ，１３，１３ａ メモリ基板 １４，１４ａ，１５，１５ａ Ｉ／Ｏ基板 ２０１，３０１ データバス ２０２，３０２ 制御出力線 ２０３ バス接続制御出力線 ２０４，３０３ スリーステートバッファ ２０５，３０４ 制御入力線 ２０６，３０５ バッファ ２０７ プルアップ用抵抗アレイ ２０８，３０６ 電源供給線 ２０９，３０７ リレー ２２０ チャタリング防止用フィルタ ２２１ シュミットトリガバッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０６Ｆ 1/00 ３２０Ｊ
Claims (1)
- 【請求項１】 複数の基板がコネクタを介してマザーボ
ード上のバスにより相互に接続されて構成されている無
停止型コンピュータにおいて、前記各コネクタとバスと
の間に、信号の伝送を外部から制御できるスリーステー
トバッファと電源の供給を遮断できるリレーとを内蔵す
ると共に、前記各基板を収納するケージに、障害を表示
する表示パネルと基板の抜き挿しを禁止するロック機構
とを設け、前記スリーステートバッファ，リレー，表示
パネル並びにロック機構の状態を前記マザーボードに接
続されている複数のＣＰＵ基板から制御できるように構
成したことを特徴とする無停止型コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058637A JP2978622B2 (ja) | 1992-03-17 | 1992-03-17 | 無停止型コンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058637A JP2978622B2 (ja) | 1992-03-17 | 1992-03-17 | 無停止型コンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05265594A JPH05265594A (ja) | 1993-10-15 |
| JP2978622B2 true JP2978622B2 (ja) | 1999-11-15 |
Family
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