JP2793115B2 - フェール・セーフプロセッサを用いたデータ転送システム - Google Patents
フェール・セーフプロセッサを用いたデータ転送システムInfo
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Description
【０００１】
【産業上の利用分野】本発明は、フェール・セーフ動作
を要求される保安制御装置を構成するフェール・セーフ
プロセッサに関し、複数のフェール・セーフプロセッサ
間で共有メモリ部を用いてデータの転送をするデータ転
送システムに関する。
を要求される保安制御装置を構成するフェール・セーフ
プロセッサに関し、複数のフェール・セーフプロセッサ
間で共有メモリ部を用いてデータの転送をするデータ転
送システムに関する。
【０００２】
【従来の技術】従来の技術としては、例えば図４に示す
ようなバス照合式フェール・セーフプロセッサを用いた
データ転送システムがある。
ようなバス照合式フェール・セーフプロセッサを用いた
データ転送システムがある。
【０００３】図４は、バス照合式フェール・セーフプロ
セッサ１９０，１９０が共有メモリ部１００を介してデ
ータの転送を行う様子を説明するものである。
セッサ１９０，１９０が共有メモリ部１００を介してデ
ータの転送を行う様子を説明するものである。
【０００４】バス照合式フェール・セーフプロセッサ１
９０は、Ａ系バス６０から共有メモリ部１００にデータ
を書き込む。共有メモリ部１００から読み出すデータ
は、各々のマイクロプロセッサ１９０，１９０におい
て、Ａ系バス６０及びＢ系バス７０に同時に加えられ
る。
９０は、Ａ系バス６０から共有メモリ部１００にデータ
を書き込む。共有メモリ部１００から読み出すデータ
は、各々のマイクロプロセッサ１９０，１９０におい
て、Ａ系バス６０及びＢ系バス７０に同時に加えられ
る。
【０００５】フェール・セーフプロセッサ１９０内部の
２つのマイクロプロセッサユニット１６０，１７０が正
常に動作している場合、照合回路１０から交番信号９０
が出力され、整流回路５０にて直流電圧信号８０に変換
され、正常リレーを上げる。
２つのマイクロプロセッサユニット１６０，１７０が正
常に動作している場合、照合回路１０から交番信号９０
が出力され、整流回路５０にて直流電圧信号８０に変換
され、正常リレーを上げる。
【０００６】２つのマイクロプロセッサユニット１６
０，１７０の動作が一致しないときは、交番信号９０が
なくなり、正常リレーが落下し、Ｉ／Ｏ回路２３０の制
御出力信号１１０を遮断する。
０，１７０の動作が一致しないときは、交番信号９０が
なくなり、正常リレーが落下し、Ｉ／Ｏ回路２３０の制
御出力信号１１０を遮断する。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の技術では、複数のフェール・セーフプロセッ
サ間で、共有メモリ部を介してデータ転送を行う際、フ
ェール・セーフプロセッサ内部で転送データのが不一致
を起こした場合でも、該データは誤ったデータ又は信頼
性が保証されないデータであるにもかかわらず、共有メ
モリ部に書き込まれる可能性があるという問題点があっ
た。
うな従来の技術では、複数のフェール・セーフプロセッ
サ間で、共有メモリ部を介してデータ転送を行う際、フ
ェール・セーフプロセッサ内部で転送データのが不一致
を起こした場合でも、該データは誤ったデータ又は信頼
性が保証されないデータであるにもかかわらず、共有メ
モリ部に書き込まれる可能性があるという問題点があっ
た。
【０００８】本発明は、このような従来の技術が有する
問題点に着目してなされたもので、フェール・セーフプ
ロセッサ内部だけでなく、フェール・セーフプロセッサ
と共有メモリ部との間のデータ転送においても信頼整の
高いデータ転送を実現できるようにした、フェール・セ
ーフプロセッサを用いたデータ転送システムを提供する
ことを目的としている。
問題点に着目してなされたもので、フェール・セーフプ
ロセッサ内部だけでなく、フェール・セーフプロセッサ
と共有メモリ部との間のデータ転送においても信頼整の
高いデータ転送を実現できるようにした、フェール・セ
ーフプロセッサを用いたデータ転送システムを提供する
ことを目的としている。
【０００９】
【課題を解決するための手段】かかる目的を達成するた
めの本発明の要旨とするところは、複数のマイクロプロ
セッサ（２１０）を同期クロックに基づいて運転させ、
同期運転状態の各マイクロプロセッサ（２１０）のバス
（２４０，２５０）に出力されたデータを比較すること
により、故障の有無を監視し、回路内の故障によって誤
動作しても、悪影響のない安全側へ出力を与えるように
したフェール・セーフプロセッサ（２００，３８０）を
用いたデータ転送システムにおいて、フェール・セーフ
プロセッサ（２００，３８０）は、少なくとも１対以上
縦属接続されて成り、少なくとも一対以上のマイクロプ
ロセッサユニット（３５０，３６０）及びデータバス
（２４０，２５０）並びに少なくとも１個以上の照合ユ
ニット（３７０）を備えて成り、前記データバス（２４
０，２５０）は、マイクロプロセッサおよび、メモリ
部，Ｉ／Ｏ回路ならびに外部周辺装置が接続されるもの
であり、各フェール・セーフプロセッサ（２００，３８
０）間においては、所定のデータバス（２４０，２５
０）に接続され、隣接したフェール・セーフプロセッサ
（２００，３８０）間での前記データの転送を制御する
一対のアクセス回路（３４０）及び隣接したフェール・
セーフプロセッサ（２００，３８０）間でアクセス回路
（３４０）を介して転送される前記データを記憶してお
くための共有メモリ部（２７０）が配置され、一対のア
クセス回路（３４０）及び共有メモリ部（２７０）は、
照合ユニット（３７０）に接続及び制御され、正常時に
はデータの転送可能状態及びデータ記憶可能状態にある
ものであり、各マイクロプロセッサユニット（３５０，
３６０）は、少なくとも１個以上のマイクロプロセッサ
（２１０）及びメモリ部（２２０）を備えて成る組を少
なくとも一組以上有し、各々所定の該データバス（２４
０，２５０）に接続され、前記同期クロックに基づいて
前記データを各々データバス（２４０，２５０）に転送
出力するものであり、照合ユニット（３７０）は、各々
のマイクロプロセッサユニット（３５０，３６０）から
各々のデータバス（２４０，２５０）を介して転送され
る前記データを前記同期クロックに基づいて順次比較
し、交番信号であるデータ一致信号（３３０）又はゼロ
固定されたデータ不一致信号（３１０）を生成するもの
であり、フェール・セーフプロセッサ（２００，３８
０）内の照合ユニット（３７０）の交番信号を整流回路
（２８０）で整流した出力直流電圧を用い、該出力直流
電圧を共有メモリ部（２７０）及びアクセス回路（３４
０）の電源として用い、データ照合不一致時に共有メモ
リ（２７０）部及びアクセス回路（３４０）の電源をオ
フすることにより動作不能となって、誤ったデータの転
送を不可能にするよう接続されている、ことを特徴とす
るフェール・セーフプロセッサ（２００，３８０）を用
いたデータ転送システムに存する。
めの本発明の要旨とするところは、複数のマイクロプロ
セッサ（２１０）を同期クロックに基づいて運転させ、
同期運転状態の各マイクロプロセッサ（２１０）のバス
（２４０，２５０）に出力されたデータを比較すること
により、故障の有無を監視し、回路内の故障によって誤
動作しても、悪影響のない安全側へ出力を与えるように
したフェール・セーフプロセッサ（２００，３８０）を
用いたデータ転送システムにおいて、フェール・セーフ
プロセッサ（２００，３８０）は、少なくとも１対以上
縦属接続されて成り、少なくとも一対以上のマイクロプ
ロセッサユニット（３５０，３６０）及びデータバス
（２４０，２５０）並びに少なくとも１個以上の照合ユ
ニット（３７０）を備えて成り、前記データバス（２４
０，２５０）は、マイクロプロセッサおよび、メモリ
部，Ｉ／Ｏ回路ならびに外部周辺装置が接続されるもの
であり、各フェール・セーフプロセッサ（２００，３８
０）間においては、所定のデータバス（２４０，２５
０）に接続され、隣接したフェール・セーフプロセッサ
（２００，３８０）間での前記データの転送を制御する
一対のアクセス回路（３４０）及び隣接したフェール・
セーフプロセッサ（２００，３８０）間でアクセス回路
（３４０）を介して転送される前記データを記憶してお
くための共有メモリ部（２７０）が配置され、一対のア
クセス回路（３４０）及び共有メモリ部（２７０）は、
照合ユニット（３７０）に接続及び制御され、正常時に
はデータの転送可能状態及びデータ記憶可能状態にある
ものであり、各マイクロプロセッサユニット（３５０，
３６０）は、少なくとも１個以上のマイクロプロセッサ
（２１０）及びメモリ部（２２０）を備えて成る組を少
なくとも一組以上有し、各々所定の該データバス（２４
０，２５０）に接続され、前記同期クロックに基づいて
前記データを各々データバス（２４０，２５０）に転送
出力するものであり、照合ユニット（３７０）は、各々
のマイクロプロセッサユニット（３５０，３６０）から
各々のデータバス（２４０，２５０）を介して転送され
る前記データを前記同期クロックに基づいて順次比較
し、交番信号であるデータ一致信号（３３０）又はゼロ
固定されたデータ不一致信号（３１０）を生成するもの
であり、フェール・セーフプロセッサ（２００，３８
０）内の照合ユニット（３７０）の交番信号を整流回路
（２８０）で整流した出力直流電圧を用い、該出力直流
電圧を共有メモリ部（２７０）及びアクセス回路（３４
０）の電源として用い、データ照合不一致時に共有メモ
リ（２７０）部及びアクセス回路（３４０）の電源をオ
フすることにより動作不能となって、誤ったデータの転
送を不可能にするよう接続されている、ことを特徴とす
るフェール・セーフプロセッサ（２００，３８０）を用
いたデータ転送システムに存する。
【００１０】
【作用】フェール・セーフプロセッサ（２００，３８
０）に内設された２つ以上のマイクロプロセッサユニッ
ト（３５０）及び（３６０）がデータバス（２４０）及
び（２５０）を介して転送するデータ相互の照合がおこ
なわれる。
０）に内設された２つ以上のマイクロプロセッサユニッ
ト（３５０）及び（３６０）がデータバス（２４０）及
び（２５０）を介して転送するデータ相互の照合がおこ
なわれる。
【００１１】一対のアクセス回路（３４０）は、所定の
データバス（２４０，２５０）に接続され、隣接したフ
ェール・セーフプロセッサ（２００，３８０）間でのデ
ータの転送を制御する。共有メモリ部（２７０）は、隣
接したフェール・セーフプロセッサ（２００，３８０）
間でアクセス回路（３４０）を介して転送されるデータ
を記憶する。
データバス（２４０，２５０）に接続され、隣接したフ
ェール・セーフプロセッサ（２００，３８０）間でのデ
ータの転送を制御する。共有メモリ部（２７０）は、隣
接したフェール・セーフプロセッサ（２００，３８０）
間でアクセス回路（３４０）を介して転送されるデータ
を記憶する。
【００１２】一対のアクセス回路（３４０）及び共有メ
モリ部（２７０）は、照合ユニット（３７０）に接続及
び制御され、正常時にはデータの転送可能状態及びデー
タ記憶可能状態にある。
モリ部（２７０）は、照合ユニット（３７０）に接続及
び制御され、正常時にはデータの転送可能状態及びデー
タ記憶可能状態にある。
【００１３】各マイクロプロセッサユニット（３５０，
３６０）は、同期クロックに基づいてデータを各々デー
タバス（２４０，２５０）に転送出力する。
３６０）は、同期クロックに基づいてデータを各々デー
タバス（２４０，２５０）に転送出力する。
【００１４】照合ユニット（３７０）は、各々のマイク
ロプロセッサユニット（３５０，３６０）から各々のデ
ータバス（２４０，２５０）を介して転送されるデータ
を同期クロックに基づいて順次比較し、データ一致信号
（３３０）又はデータ不一致信号（３１０）を生成す
る。
ロプロセッサユニット（３５０，３６０）から各々のデ
ータバス（２４０，２５０）を介して転送されるデータ
を同期クロックに基づいて順次比較し、データ一致信号
（３３０）又はデータ不一致信号（３１０）を生成す
る。
【００１５】更に、データの比較結果に基づいて、
［１］ データ一致信号（３３０）を検出したときは、
自己のデータをアクセス回路（３４０）を介して共有メ
モリ部（２７０）へ記憶し、又隣接したフェール・セー
フプロセッサ（３８０）のデータは隣接したフェール・
セーフプロセッサ（２００，３８０）内のアクセス回路
（３４０）を介して転送されたデータを共有メモリ部
（２７０）へ記憶し、データを自己のアクセス回路（３
４０）を介して自己のＡ系バス（２４０）およびＢ系バ
ス（２５０）へ転送し、［２］データ不一致信号（３１
０）を検出したときは、配置された共有メモリ部（２７
０）及び一対のアクセス回路（３４０）を動作不可能状
態にし、フェール・セーフプロセッサ（２００，３８
０）内の照合ユニット（３７０）の交番信号を整流回路
（２８０）で整流した出力直流電圧である電源がデータ
照合不一致時にゼロになって共有メモリ（２７０）部及
びアクセス回路（３４０）の電源をオフすることにより
動作不能となり、誤ったデータの転送を不可能にする共
有メモリ部（２７０）を記憶不可能状態にすることによ
り、隣接したフェール・セーフプロセッサ（２００，３
８０）間で共有メモリ部（２７０）を介したデータの伝
搬を停止状態にする。
［１］ データ一致信号（３３０）を検出したときは、
自己のデータをアクセス回路（３４０）を介して共有メ
モリ部（２７０）へ記憶し、又隣接したフェール・セー
フプロセッサ（３８０）のデータは隣接したフェール・
セーフプロセッサ（２００，３８０）内のアクセス回路
（３４０）を介して転送されたデータを共有メモリ部
（２７０）へ記憶し、データを自己のアクセス回路（３
４０）を介して自己のＡ系バス（２４０）およびＢ系バ
ス（２５０）へ転送し、［２］データ不一致信号（３１
０）を検出したときは、配置された共有メモリ部（２７
０）及び一対のアクセス回路（３４０）を動作不可能状
態にし、フェール・セーフプロセッサ（２００，３８
０）内の照合ユニット（３７０）の交番信号を整流回路
（２８０）で整流した出力直流電圧である電源がデータ
照合不一致時にゼロになって共有メモリ（２７０）部及
びアクセス回路（３４０）の電源をオフすることにより
動作不能となり、誤ったデータの転送を不可能にする共
有メモリ部（２７０）を記憶不可能状態にすることによ
り、隣接したフェール・セーフプロセッサ（２００，３
８０）間で共有メモリ部（２７０）を介したデータの伝
搬を停止状態にする。
【００１６】
【実施例】以下、図面に基づき本発明の実施例を説明す
る。
る。
【００１７】図１は本発明の第１の実施例を示してい
る。
る。
【００１８】本発明の第１の実施例は、共有メモリ部２
７０及びアクセス回路をフェール・セーフプロセッサ２
００，３８０に内設させ、更に該フェール・セーフプロ
セッサを２つ縦属接続させたものである。
７０及びアクセス回路をフェール・セーフプロセッサ２
００，３８０に内設させ、更に該フェール・セーフプロ
セッサを２つ縦属接続させたものである。
【００１９】複数のマイクロプロセッサを同期クロック
に基づいて運転させ、同期運転状態の各マイクロプロセ
ッサのバスに出力されたデータを比較することにより、
故障の有無を監視し、回路内の故障によって誤動作して
も、悪影響のない安全側へ出力を与える演算処理装置で
あるフェール・セーフプロセッサである。
に基づいて運転させ、同期運転状態の各マイクロプロセ
ッサのバスに出力されたデータを比較することにより、
故障の有無を監視し、回路内の故障によって誤動作して
も、悪影響のない安全側へ出力を与える演算処理装置で
あるフェール・セーフプロセッサである。
【００２０】フェール・セーフプロセッサ２００，３８
０は、Ａ系バス２４０と、Ｂ系バス２５０と、Ａ系マイ
クロプロセッサユニット３６０と、Ｂ系マイクロプロセ
ッサユニット３５０と、照合ユニット３７０と、Ｉ／Ｏ
回路２３０とを備えて成る。
０は、Ａ系バス２４０と、Ｂ系バス２５０と、Ａ系マイ
クロプロセッサユニット３６０と、Ｂ系マイクロプロセ
ッサユニット３５０と、照合ユニット３７０と、Ｉ／Ｏ
回路２３０とを備えて成る。
【００２１】本実施例では、更に、アクセス回路３４０
と、共有メモリ部２７０とがフェール・セーフプロセッ
サ２００，３８０に内設されている。フェール・セーフ
プロセッサ２００と隣接したフェール・セーフプロセッ
サ３８０とは、共有メモリ部２７０を介して複数個縦属
接続されネットワークを形成する。
と、共有メモリ部２７０とがフェール・セーフプロセッ
サ２００，３８０に内設されている。フェール・セーフ
プロセッサ２００と隣接したフェール・セーフプロセッ
サ３８０とは、共有メモリ部２７０を介して複数個縦属
接続されネットワークを形成する。
【００２２】Ａ系マイクロプロセッサユニット３６０
は、少なくとも１つのマイクロプロセッサ２１０及びメ
モリ部２２０を備えて成る。
は、少なくとも１つのマイクロプロセッサ２１０及びメ
モリ部２２０を備えて成る。
【００２３】Ｂ系マイクロプロセッサユニット３５０
は、少なくとも１つのマイクロプロセッサ２１０及びメ
モリ部２２０を備えて成り、各々Ｂ系バス２５０に接続
される。
は、少なくとも１つのマイクロプロセッサ２１０及びメ
モリ部２２０を備えて成り、各々Ｂ系バス２５０に接続
される。
【００２４】照合ユニット３７０は、照合回路２６０及
び整流回路２８０を備えて成る。
び整流回路２８０を備えて成る。
【００２５】照合回路２６０は、Ａ系バス２４０及びＢ
系バス２５０に共通に接続される。
系バス２５０に共通に接続される。
【００２６】整流回路２８０は、照合回路２６０に接続
される。
される。
【００２７】本実施例では、前記データの比較結果の信
号として交番信号３９０を用いている。
号として交番信号３９０を用いている。
【００２８】Ｉ／Ｏ回路２３０は、照合ユニット３７０
とＡ系バス２４０とＢ系バス２５０とに接続される。
とＡ系バス２４０とＢ系バス２５０とに接続される。
【００２９】アクセス回路３４０は、フェール・セーフ
プロセッサ２００，３８０に少なくとも１つ内設されて
いる。
プロセッサ２００，３８０に少なくとも１つ内設されて
いる。
【００３０】共有メモリ部２７０およびメモリ部２２０
は、フェール・セーフプロセッサ２００，３８０に少な
くとも１つ内設される。
は、フェール・セーフプロセッサ２００，３８０に少な
くとも１つ内設される。
【００３１】次に作用を説明する。
【００３２】Ａ系マイクロプロセッサユニット３６０
は、Ａ系バス２４０を介してデータの転送を行う。同様
にＢ系マイクロプロセッサユニット３５０は、Ｂ系バス
２５０を介してデータの転送を行う。
は、Ａ系バス２４０を介してデータの転送を行う。同様
にＢ系マイクロプロセッサユニット３５０は、Ｂ系バス
２５０を介してデータの転送を行う。
【００３３】Ａ系マイクロプロセッサユニット３６０
は、各々Ａ系バス２４０に共通に接続され前記同期クロ
ックに基づいて前記データをＡ系バス２４０に転送出力
する。
は、各々Ａ系バス２４０に共通に接続され前記同期クロ
ックに基づいて前記データをＡ系バス２４０に転送出力
する。
【００３４】Ｂ系マイクロプロセッサユニット３５０
は、前記同期クロックに基づいて前記データをＢ系バス
２５０に転送出力する。
は、前記同期クロックに基づいて前記データをＢ系バス
２５０に転送出力する。
【００３５】照合回路２７０は、Ａ系マイクロプロセッ
サユニット３６０及びＢ系マイクロプロセッサユニット
３５０からＡ系バス２４０及びＢ系バス２５０を介して
転送される前記データを前記同期クロックに基づいて、
順次直列又は並列に比較し、該データの比較結果に基づ
いて交番信号３９０を生成し、整流回路２８０に出力を
する。
サユニット３６０及びＢ系マイクロプロセッサユニット
３５０からＡ系バス２４０及びＢ系バス２５０を介して
転送される前記データを前記同期クロックに基づいて、
順次直列又は並列に比較し、該データの比較結果に基づ
いて交番信号３９０を生成し、整流回路２８０に出力を
する。
【００３６】比較したデータが不一致の場合、配置され
た共有メモリ部２７０及び一対のアクセス回路３４０，
３４０を動作不可能状態にし、共有メモリ部２７０を記
憶不可能状態にすることにより、隣接したフェール・セ
ーフプロセッサ２００，３８０間で共有メモリ部２７０
を介した前記データの伝搬を停止状態にする。
た共有メモリ部２７０及び一対のアクセス回路３４０，
３４０を動作不可能状態にし、共有メモリ部２７０を記
憶不可能状態にすることにより、隣接したフェール・セ
ーフプロセッサ２００，３８０間で共有メモリ部２７０
を介した前記データの伝搬を停止状態にする。
【００３７】整流回路２８０は、照合回路２６０におい
て生成された該データの比較結果（交番信号３９０）に
基づいて、該比較データが一致しているときは、データ
一致信号３３０を生成し、又該比較データが不一致のと
きは、データ不一致信号３１０を生成する。
て生成された該データの比較結果（交番信号３９０）に
基づいて、該比較データが一致しているときは、データ
一致信号３３０を生成し、又該比較データが不一致のと
きは、データ不一致信号３１０を生成する。
【００３８】照合回路２６０は、比較データが一致して
いるときは、図３に示すように、交番信号を整流回路２
５０に出力し、比較データが不一致のときは、交番信号
が停止状態となる。
いるときは、図３に示すように、交番信号を整流回路２
５０に出力し、比較データが不一致のときは、交番信号
が停止状態となる。
【００３９】Ｉ／Ｏ回路２３０は、データ一致信号３３
０及びデータ不一致信号３１０に基づき制御出力信号３
００及び前記データを出力する。
０及びデータ不一致信号３１０に基づき制御出力信号３
００及び前記データを出力する。
【００４０】アクセス回路３４０は、自己及び隣接する
フェール・セーフプロセッサ２００及び３８０の照合ユ
ニット３７０において生成されたデータ一致信号３３０
及びデータ不一致信号３１０を受信する。更に、データ
一致信号３３０を検出した場合は、［１］ 自己のフ
ェール・セーフプロセッサ２００は、共有メモリ部２７
０に対してＡ系バス２４０から前記データを転送し、
［２］ 又、該データを縦属接続された隣接フェール
・セーフプロセッサ３８０に内設された共有メモリ部２
７０に記憶された前記データを自己のＡ系バス２４０お
よびＢ系バス２５０に書き込みを行う。
フェール・セーフプロセッサ２００及び３８０の照合ユ
ニット３７０において生成されたデータ一致信号３３０
及びデータ不一致信号３１０を受信する。更に、データ
一致信号３３０を検出した場合は、［１］ 自己のフ
ェール・セーフプロセッサ２００は、共有メモリ部２７
０に対してＡ系バス２４０から前記データを転送し、
［２］ 又、該データを縦属接続された隣接フェール
・セーフプロセッサ３８０に内設された共有メモリ部２
７０に記憶された前記データを自己のＡ系バス２４０お
よびＢ系バス２５０に書き込みを行う。
【００４１】共有メモリ部２７０は、自己及び隣接する
フェール・セーフプロセッサ２００及び３８０の照合ユ
ニット３７０において生成されたデータ一致信号３３０
及びデータ不一致信号３１０に基づき、隣接フェール・
セーフプロセッサ内のアクセス回路３４０又は自己のア
クセス回路３４０を介して転送された前記データを記憶
し、該データを自己のアクセス回路３４０又は隣接フェ
ール・セーフプロセッサ内のアクセス回路３４０を介し
て自己のＡ系バス２４０およびＢ系バス２５０へ転送す
る。
フェール・セーフプロセッサ２００及び３８０の照合ユ
ニット３７０において生成されたデータ一致信号３３０
及びデータ不一致信号３１０に基づき、隣接フェール・
セーフプロセッサ内のアクセス回路３４０又は自己のア
クセス回路３４０を介して転送された前記データを記憶
し、該データを自己のアクセス回路３４０又は隣接フェ
ール・セーフプロセッサ内のアクセス回路３４０を介し
て自己のＡ系バス２４０およびＢ系バス２５０へ転送す
る。
【００４２】具体的な手法としては、フェール・セーフ
プロセッサ２００，３８０内の照合回路２６０のデータ
一致時の交番信号３９０を整流回路２８０で整流し、正
常出力直流電圧に用いる。該正常出力直流電圧を共有メ
モリ部２７０及びアクセス回路３４０の電源として用い
れば、データ照合不一致時に共有メモリ部２７０及びア
クセス回路３４０の電源をオフすることになり、共有メ
モリ部２７０及びアクセス回路３４０は動作不能となっ
て、誤ったデータの転送を不可能にすることができる。
プロセッサ２００，３８０内の照合回路２６０のデータ
一致時の交番信号３９０を整流回路２８０で整流し、正
常出力直流電圧に用いる。該正常出力直流電圧を共有メ
モリ部２７０及びアクセス回路３４０の電源として用い
れば、データ照合不一致時に共有メモリ部２７０及びア
クセス回路３４０の電源をオフすることになり、共有メ
モリ部２７０及びアクセス回路３４０は動作不能となっ
て、誤ったデータの転送を不可能にすることができる。
【００４３】図２は本発明の第２の実施例であるデータ
転送システムを説明したブロック図であり、共有メモリ
２７０及びアクセス回路３４０をフェール・セーフプロ
セッサとは分けて別個に配置した例である。フェール・
セーフプロセッサ２００間に、フェール・セーフプロセ
ッサ２００ーアクセス回路３４０ー共有メモリ２７０ー
アクセス回路３４０ーフェール・セーフプロセッサ２０
０の順番に配置したものである。この共有メモリ２７０
及びアクセス回路３４０介して、複数個のフェール・セ
ーフプロセッサを縦属接続した様子を示している。
転送システムを説明したブロック図であり、共有メモリ
２７０及びアクセス回路３４０をフェール・セーフプロ
セッサとは分けて別個に配置した例である。フェール・
セーフプロセッサ２００間に、フェール・セーフプロセ
ッサ２００ーアクセス回路３４０ー共有メモリ２７０ー
アクセス回路３４０ーフェール・セーフプロセッサ２０
０の順番に配置したものである。この共有メモリ２７０
及びアクセス回路３４０介して、複数個のフェール・セ
ーフプロセッサを縦属接続した様子を示している。
【００４４】なお、第１の実施例と同種の部位には同一
符号を付し重複した説明を省略する。
符号を付し重複した説明を省略する。
【００４５】フェール・セーフプロセッサ単独で保安制
御装置を構成する技術に加えて、最近では、保安制御装
置に要求される機能の増加と処理速度の向上は強く、複
数のフェール・セーフプロセッサを用いて処理分散を行
う必要がある。
御装置を構成する技術に加えて、最近では、保安制御装
置に要求される機能の増加と処理速度の向上は強く、複
数のフェール・セーフプロセッサを用いて処理分散を行
う必要がある。
【００４６】本実施例のフェール・セーフプロセッサを
用いたデータ転送システムは、このような要求を満たす
信頼性の高いシステムである。
用いたデータ転送システムは、このような要求を満たす
信頼性の高いシステムである。
【００４７】本発明の第２の実施例は図２に示すよう
に、複数のマイクロプロセッサ２１０を同期クロックに
基づいて運転させ、同期運転状態の各マイクロプロセッ
サ２１０のバス２４０，２５０に出力されたデータを比
較することにより、故障の有無を監視し、回路内の故障
によって誤動作しても、悪影響のない安全側へ出力を与
えるようにしたフェール・セーフプロセッサ２００，３
８０を用いたデータ転送システムである。
に、複数のマイクロプロセッサ２１０を同期クロックに
基づいて運転させ、同期運転状態の各マイクロプロセッ
サ２１０のバス２４０，２５０に出力されたデータを比
較することにより、故障の有無を監視し、回路内の故障
によって誤動作しても、悪影響のない安全側へ出力を与
えるようにしたフェール・セーフプロセッサ２００，３
８０を用いたデータ転送システムである。
【００４８】フェール・セーフプロセッサ２００及び隣
接するフェール・セーフプロセッサ３８０は、少なくと
も１個以上縦属接続されて成り、少なくとも一対以上の
マイクロプロセッサユニット３５０，３６０及びデータ
バス２４０，２５０並びに少なくとも１個以上の照合ユ
ニット３７０を備えて成る。
接するフェール・セーフプロセッサ３８０は、少なくと
も１個以上縦属接続されて成り、少なくとも一対以上の
マイクロプロセッサユニット３５０，３６０及びデータ
バス２４０，２５０並びに少なくとも１個以上の照合ユ
ニット３７０を備えて成る。
【００４９】更に、各フェール・セーフプロセッサ２０
０，３８０間においては、所定のデータバス２４０，２
５０に接続され、隣接したフェール・セーフプロセッサ
２００，３８０間での前記データの転送を制御する一対
のアクセス回路３４０及び隣接したフェール・セーフプ
ロセッサ３８０間でアクセス回路３４０を介して転送さ
れる前記データを記憶しておくための共有メモリ部２７
０が配置されている。
０，３８０間においては、所定のデータバス２４０，２
５０に接続され、隣接したフェール・セーフプロセッサ
２００，３８０間での前記データの転送を制御する一対
のアクセス回路３４０及び隣接したフェール・セーフプ
ロセッサ３８０間でアクセス回路３４０を介して転送さ
れる前記データを記憶しておくための共有メモリ部２７
０が配置されている。
【００５０】一対のアクセス回路３４０，３４０及び共
有メモリ部２７０は、照合ユニット３７０により接続及
び制御され、正常時にはデータの転送可能状態及びデー
タ記憶可能状態にある。
有メモリ部２７０は、照合ユニット３７０により接続及
び制御され、正常時にはデータの転送可能状態及びデー
タ記憶可能状態にある。
【００５１】各マイクロプロセッサユニット３５０，３
６０は、各々所定の該データバス２４０，２５０に接続
され、前記同期クロックに基づいて前記データを各々デ
ータバス２４０，２５０に転送出力する。
６０は、各々所定の該データバス２４０，２５０に接続
され、前記同期クロックに基づいて前記データを各々デ
ータバス２４０，２５０に転送出力する。
【００５２】照合ユニット３７０は、各々のマイクロプ
ロセッサユニット３５０，３６０から各々所定のデータ
バス２４０，２５０を介して転送される前記データを前
記同期クロックに基づいて順次比較し、データ一致信号
３３０又はデータ不一致信号３１０を生成するものであ
る。
ロセッサユニット３５０，３６０から各々所定のデータ
バス２４０，２５０を介して転送される前記データを前
記同期クロックに基づいて順次比較し、データ一致信号
３３０又はデータ不一致信号３１０を生成するものであ
る。
【００５３】更に、照合ユニット３７０は、該データの
比較結果に基づいて、比較したデータが不一致の場合、
配置された共有メモリ部２７０及び一対のアクセス回路
３４０を動作不可能状態にし、共有メモリ部２７０を記
憶不可能状態にすることにより、隣接したフェール・セ
ーフプロセッサ２００，３８０間で共有メモリ部２７０
を介した前記データの伝搬を停止状態にするものであ
る。
比較結果に基づいて、比較したデータが不一致の場合、
配置された共有メモリ部２７０及び一対のアクセス回路
３４０を動作不可能状態にし、共有メモリ部２７０を記
憶不可能状態にすることにより、隣接したフェール・セ
ーフプロセッサ２００，３８０間で共有メモリ部２７０
を介した前記データの伝搬を停止状態にするものであ
る。
【００５４】
【発明の効果】本発明にかかるフェール・セーフプロセ
ッサを用いたデータ転送システムによれば、汎用のマイ
クロプロセッサを用いてフェール・セーフな動作をさせ
るフェール・セーフプロセッサを用いて、隣接配置され
た他のフェール・セーフプロセッサ間で共有メモリを介
した高速且つ信頼性の高いデータの転送を実現すること
ができる。
ッサを用いたデータ転送システムによれば、汎用のマイ
クロプロセッサを用いてフェール・セーフな動作をさせ
るフェール・セーフプロセッサを用いて、隣接配置され
た他のフェール・セーフプロセッサ間で共有メモリを介
した高速且つ信頼性の高いデータの転送を実現すること
ができる。
【図１】本願発明の実施例におけるデータ転送システム
を説明する図である。
を説明する図である。
【図２】本願発明の第２の実施例であるデータ転送シス
テムを説明したブロック図であり、外づけされた共有メ
モリ及びアクセス回路を介して、複数個のフェール・セ
ーフプロセッサを縦属接続した様子を説明するブロック
図である。
テムを説明したブロック図であり、外づけされた共有メ
モリ及びアクセス回路を介して、複数個のフェール・セ
ーフプロセッサを縦属接続した様子を説明するブロック
図である。
【図３】本願発明の実施例における照合回路の出力状態
を説明する図である。
を説明する図である。
【図４】従来技術におけるデータ転送システムを説明す
る図である。
る図である。
１０ 照合回路 ５０ 整流回路 ６０ Ａ系バス ７０ Ｂ系バス ８０ 直流電圧信号 ９０ 交番信号 １００ 共有メモリ部 １１０ 制御出力信号 １６０ Ａ系マイクロプロセッサユニット １７０ Ｂ系マイクロプロセッサユニット １９０ フェール・セーフプロセッサ ２００ フェール・セーフプロセッサ ２１０ マイクロプロセッサ ２２０ メモリ部 ２３０ Ｉ／Ｏ回路 ２４０ Ａ系バス ２５０ Ｂ系バス ２６０ 照合回路 ２７０ 共有メモリ部 ２８０ 整流回路 ３００ 制御出力信号 ３１０ データ不一致信号 ３３０ データ一致信号 ３４０ アクセス回路 ３５０ Ｂ系マイクロプロセッサユニット ３６０ Ａ系マイクロプロセッサユニット ３７０ 照合ユニット ３８０ 隣接配置されたフェール・セーフプロセッサ ３９０ 交番信号
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16
Claims (1)
- 【請求項１】複数のマイクロプロセッサを同期クロック
に基づいて運転させ、同期運転状態の各マイクロプロセ
ッサのバスに出力されたデータを比較することにより、
故障の有無を監視し、回路内の故障によって誤動作して
も、悪影響のない安全側へ出力を与えるようにしたフェ
ール・セーフプロセッサを用いたデータ転送システムに
おいて、 前記フェール・セーフプロセッサは、少なくとも１対以
上縦属接続され、少なくとも一対以上のマイクロプロセ
ッサユニット及びデータバス並びに少なくとも１個以上
の照合ユニットを備えて成り、 前記データバスは、マイクロプロセッサおよび、メモリ
部，Ｉ／Ｏ回路ならびに外部周辺装置が接続されるもの
であり、 前記各フェール・セーフプロセッサ間においては、所定
の前記データバスに接続され、隣接した前記フェール・
セーフプロセッサ間での前記データの転送を制御する一
対のアクセス回路及び隣接した前記フェール・セーフプ
ロセッサ間で前記アクセス回路を介して転送される前記
データを記憶しておくための共有メモリ部が配置され、 前記一対のアクセス回路及び共有メモリ部は、前記照合
ユニットに接続及び制御され、正常時にはデータの転送
可能状態及びデータ記憶可能状態にあるものであり、 前記各マイクロプロセッサユニットは、少なくとも１個
以上のマイクロプロセッサ及びメモリ部を備えて成る組
を少なくとも一組以上有し、各々所定の該データバスに
接続され、前記同期クロックに基づいて前記データを各
々前記データバスに転送出力するものであり、 前記照合ユニットは、各々の前記マイクロプロセッサユ
ニットから各々の前記データバスを介して転送される前
記データを前記同期クロックに基づいて順次比較し、交
番信号であるデータ一致信号又はゼロ固定されたデータ
不一致信号を生成するものであり、 フェール・セーフプロセッサ内の照合回路の交番信号を
整流回路で整流した出力直流電圧を用い、該出力直流電
圧を共有メモリ部及びアクセス回路の電源として用い、
データ照合不一致時に共有メモリ部及びアクセス回路の
電源をオフすることにより動作不能となって、誤ったデ
ータの転送を不可能にするよう接続されている、 ことを特徴とするフェール・セーフプロセッサを用いた
データ転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5301545A JP2793115B2 (ja) | 1993-12-01 | 1993-12-01 | フェール・セーフプロセッサを用いたデータ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5301545A JP2793115B2 (ja) | 1993-12-01 | 1993-12-01 | フェール・セーフプロセッサを用いたデータ転送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07152705A JPH07152705A (ja) | 1995-06-16 |
| JP2793115B2 true JP2793115B2 (ja) | 1998-09-03 |
Family
ID=17898234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5301545A Expired - Fee Related JP2793115B2 (ja) | 1993-12-01 | 1993-12-01 | フェール・セーフプロセッサを用いたデータ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2793115B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4757245B2 (ja) * | 2007-09-06 | 2011-08-24 | 株式会社京三製作所 | 列車在線情報管理方法 |
| CN112238881B (zh) * | 2020-09-29 | 2022-10-04 | 中国铁道科学研究院集团有限公司通信信号研究所 | 一种实时同步主备数据的高速铁路调度集中自律机系统 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498326A (ja) * | 1990-08-09 | 1992-03-31 | Nec Corp | マイクロプロセッサ |
-
1993
- 1993-12-01 JP JP5301545A patent/JP2793115B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07152705A (ja) | 1995-06-16 |
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