JP2510472B2 - 鉄道保安装置 - Google Patents
鉄道保安装置Info
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- Hardware Redundancy (AREA)
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Description
【０００１】
【産業上の利用分野】この発明はマイクロエレクトロニ
クス技術を使用した鉄道保安装置、特に装置の高安全
性，高信頼性の改良に関するものである。
クス技術を使用した鉄道保安装置、特に装置の高安全
性，高信頼性の改良に関するものである。
【０００２】
【従来の技術】マイクロエレクトロニクス技術を導入し
た連動装置，閉そく装置等の信号保安装置においては、
マイコンの高安全性，高信頼性を確保しフェイルセ−フ
を実現するためにバス同期式２重系比較が行われてい
る。従来のバス同期式２重系比較は、２組のＣＰＵを同
期動作させ、メモリアクセスや外部入出力のつど２組の
バス上を転送されるプログラムや処理デ−タ等のデ−タ
をマシンサイクル毎に比較回路で比較し、２組のデ−タ
が一致しているときは比較結果出力を変化させ交番信号
を出力し、２組のデ−タが不一致になったとき以後は比
較結果出力を固定させることで直流信号を出力し、制御
信号を安全側に固定している。
た連動装置，閉そく装置等の信号保安装置においては、
マイコンの高安全性，高信頼性を確保しフェイルセ−フ
を実現するためにバス同期式２重系比較が行われてい
る。従来のバス同期式２重系比較は、２組のＣＰＵを同
期動作させ、メモリアクセスや外部入出力のつど２組の
バス上を転送されるプログラムや処理デ−タ等のデ−タ
をマシンサイクル毎に比較回路で比較し、２組のデ−タ
が一致しているときは比較結果出力を変化させ交番信号
を出力し、２組のデ−タが不一致になったとき以後は比
較結果出力を固定させることで直流信号を出力し、制御
信号を安全側に固定している。
【０００３】このようにバス同期式２重系比較を行う
と、ＣＰＵやメモリなど構成各部の故障がバス上に必ず
反映するため故障を確実に検出することができる。ま
た、バス上のデ−タをマシンサイクル毎に比較照合する
から、比較照合頻度を大きくでき、２重故障に至る前に
単一故障を迅速に検出することができるという利点があ
る。
と、ＣＰＵやメモリなど構成各部の故障がバス上に必ず
反映するため故障を確実に検出することができる。ま
た、バス上のデ−タをマシンサイクル毎に比較照合する
から、比較照合頻度を大きくでき、２重故障に至る前に
単一故障を迅速に検出することができるという利点があ
る。
【０００４】
【発明が解決しようとする課題】ＣＰＵの進歩は著し
く、デ−タビット長の増加，高速化，ア−キテクチャの
変更などで個々のＣＰＵの処理速度や動作タイミングが
異なってきている。このようにＣＰＵが高速化し個々の
ＣＰＵの処理速度や動作タイミングが異なる場合、上記
のように２組のＣＰＵが読み書きするデ−タを１処理サ
イクルであるマシンサイクル毎に比較照合していると、
個々のＣＰＵの処理速度や動作タイミングの相違を比較
器で吸収することができなくなってしまう。このため２
組のＣＰＵと比較器を組み合わせて設計，製作する必要
がある。
く、デ−タビット長の増加，高速化，ア−キテクチャの
変更などで個々のＣＰＵの処理速度や動作タイミングが
異なってきている。このようにＣＰＵが高速化し個々の
ＣＰＵの処理速度や動作タイミングが異なる場合、上記
のように２組のＣＰＵが読み書きするデ−タを１処理サ
イクルであるマシンサイクル毎に比較照合していると、
個々のＣＰＵの処理速度や動作タイミングの相違を比較
器で吸収することができなくなってしまう。このため２
組のＣＰＵと比較器を組み合わせて設計，製作する必要
がある。
【０００５】一方、ＣＰＵが処理する機能も操作や保守
などのマン・マシンインタ−フェイスや高性能化により
増加しているため、より高速のＣＰＵが要求されてい
る。しかしながら、上記のようにＣＰＵと比較器を組み
合わせて設計，製作していると、より高速のＣＰＵと置
き換えようとすると比較器もＣＰＵに対応させて置き換
える必要があり、高速のＣＰＵに簡単に置き換えること
はできず、処理速度向上の要求に対応することができな
くなってしまう。
などのマン・マシンインタ−フェイスや高性能化により
増加しているため、より高速のＣＰＵが要求されてい
る。しかしながら、上記のようにＣＰＵと比較器を組み
合わせて設計，製作していると、より高速のＣＰＵと置
き換えようとすると比較器もＣＰＵに対応させて置き換
える必要があり、高速のＣＰＵに簡単に置き換えること
はできず、処理速度向上の要求に対応することができな
くなってしまう。
【０００６】この発明はかかる短所を解消するためにな
されたものであり、より高速化や高性能化したＣＰＵに
簡単に置き換えて処理速度向上の要求に迅速に対応する
ことができる鉄道保安装置を得ることを目的とするもの
である。
されたものであり、より高速化や高性能化したＣＰＵに
簡単に置き換えて処理速度向上の要求に迅速に対応する
ことができる鉄道保安装置を得ることを目的とするもの
である。
【０００７】
【課題を解決するための手段】この発明に係る鉄道保安
装置は、同期動作する２組のＣＰＵと、Ａ系ＣＰＵに接
続されたバスラインとＢ系ＣＰＵに接続されたバスライ
ン及び出力回路とに接続され２組のデータを比較照合
し、ＣＰＵの故障の有無を検知する比較器とを有する２
重系の冗長構成とした鉄道保安装置において、比較器は
２組のラッチ回路とデータ比較回路と発振器とを有し、
２組のラッチ回路はそれぞれ異なるバスラインに接続さ
れ、一定周期毎の比較データを保持し、データ比較回路
は２組のラッチ回路に保持されたデータを取り込み比較
照合し、２組のデータが一致しているときに交番信号の
制御出力を出力回路に送り、２組のデータが不一致にな
ったときに動作異常を示す直流信号の制御出力を出力回
路に送り、発振器は一定周期毎の割込信号に同期してデ
ータ比較回路に比較指令を出力し、各ラッチ回路にラッ
チクリア指令を出力することを特徴とする。
装置は、同期動作する２組のＣＰＵと、Ａ系ＣＰＵに接
続されたバスラインとＢ系ＣＰＵに接続されたバスライ
ン及び出力回路とに接続され２組のデータを比較照合
し、ＣＰＵの故障の有無を検知する比較器とを有する２
重系の冗長構成とした鉄道保安装置において、比較器は
２組のラッチ回路とデータ比較回路と発振器とを有し、
２組のラッチ回路はそれぞれ異なるバスラインに接続さ
れ、一定周期毎の比較データを保持し、データ比較回路
は２組のラッチ回路に保持されたデータを取り込み比較
照合し、２組のデータが一致しているときに交番信号の
制御出力を出力回路に送り、２組のデータが不一致にな
ったときに動作異常を示す直流信号の制御出力を出力回
路に送り、発振器は一定周期毎の割込信号に同期してデ
ータ比較回路に比較指令を出力し、各ラッチ回路にラッ
チクリア指令を出力することを特徴とする。
【０００８】
【作用】ＣＰＵは集積度が高く、ソフトウェアによりど
のような動作もするため、１個のＣＰＵでは動作の保証
は難しい。そこでこの発明においてはＣＰＵの動作を確
認するため、ＣＰＵ等のハ−ドウェアを２重系の冗長構
成とし、比較器で２組のＣＰＵにそれぞれ接続されたバ
ス上のデ−タを処理周期に近い周期で比較し、ＣＰＵが
正常に動作しているか否かを確認する。比較器で各バス
上デ−タを比較するときに、各ＣＰＵに入出力するデ−
タをあらかじめ設定した一定周期毎にラッチ回路に保存
し、この保存したデ−タを比較し、比較照合の結果にＣ
ＰＵの処理速度や動作タイミングが影響することを防
ぐ。
のような動作もするため、１個のＣＰＵでは動作の保証
は難しい。そこでこの発明においてはＣＰＵの動作を確
認するため、ＣＰＵ等のハ−ドウェアを２重系の冗長構
成とし、比較器で２組のＣＰＵにそれぞれ接続されたバ
ス上のデ−タを処理周期に近い周期で比較し、ＣＰＵが
正常に動作しているか否かを確認する。比較器で各バス
上デ−タを比較するときに、各ＣＰＵに入出力するデ−
タをあらかじめ設定した一定周期毎にラッチ回路に保存
し、この保存したデ−タを比較し、比較照合の結果にＣ
ＰＵの処理速度や動作タイミングが影響することを防
ぐ。
【０００９】このように２組のＣＰＵが同時に異常にな
ることはないということを前提にして２組のＣＰＵの出
力を、ロジック回路によりハ−ド的に構成できフェイル
セ−フをもたせることは容易な比較器を用いて比較し、
ＣＰＵのフェイルセ−フを実現している。
ることはないということを前提にして２組のＣＰＵの出
力を、ロジック回路によりハ−ド的に構成できフェイル
セ−フをもたせることは容易な比較器を用いて比較し、
ＣＰＵのフェイルセ−フを実現している。
【００１０】
【実施例】図１はこの発明の一実施例の構成を示すブロ
ック図である。図に示すように、マイクロエレクトロニ
クス化した鉄道信号保安装置は、同期動作するＡ系ＣＰ
Ｕ１とＢ系ＣＰＵ２と、Ａ系ＣＰＵ１とＢ系ＣＰＵ２に
それぞれ接続されメモリアクセスや外部入出力の都度プ
ログラムや処理デ−タ等を転送するバス１１，２１と、
各バス１１に接続されたメモリ１２と、バス２１に接続
されたメモリ２２と、各バス１１，２１に接続された入
力回路３と出力回路４と、比較器５及び割込み制御回路
６とを有する。
ック図である。図に示すように、マイクロエレクトロニ
クス化した鉄道信号保安装置は、同期動作するＡ系ＣＰ
Ｕ１とＢ系ＣＰＵ２と、Ａ系ＣＰＵ１とＢ系ＣＰＵ２に
それぞれ接続されメモリアクセスや外部入出力の都度プ
ログラムや処理デ−タ等を転送するバス１１，２１と、
各バス１１に接続されたメモリ１２と、バス２１に接続
されたメモリ２２と、各バス１１，２１に接続された入
力回路３と出力回路４と、比較器５及び割込み制御回路
６とを有する。
【００１１】Ａ系ＣＰＵ１とＢ系ＣＰＵ２はそれぞれ入
力回路３から入力された入力デ−タの内容を判定し、出
力回路４から出力する出力デ−タを管理する。メモリ１
２，２２はＲＯＭとＲＡＭとを有し、各種処理プログラ
ムを記憶するとともに各種デ−タを格納する。比較器５
はＡ系ＣＰＵ１とＢ系ＣＰＵ２に入出力するデ−タを比
較照合してＡ系ＣＰＵ１とＢ系ＣＰＵ２の動作状態の適
否を判断するものであり、正論理出力用ラッチ回路５１
と負論理出力用ラッチ回路５２，インバ−タ５３，デ−
タ比較回路５４及び発振器５５を有する。
力回路３から入力された入力デ−タの内容を判定し、出
力回路４から出力する出力デ−タを管理する。メモリ１
２，２２はＲＯＭとＲＡＭとを有し、各種処理プログラ
ムを記憶するとともに各種デ−タを格納する。比較器５
はＡ系ＣＰＵ１とＢ系ＣＰＵ２に入出力するデ−タを比
較照合してＡ系ＣＰＵ１とＢ系ＣＰＵ２の動作状態の適
否を判断するものであり、正論理出力用ラッチ回路５１
と負論理出力用ラッチ回路５２，インバ−タ５３，デ−
タ比較回路５４及び発振器５５を有する。
【００１２】正論理出力用ラッチ回路５１はバス１１に
接続され、Ａ系ＣＰＵ１から出力する正論理のデ−タと
負論理のデ−タのうち正論理のデ−タを一定周期毎に比
較デ−タとして保持する。負論理出力用ラッチ回路５２
はバス１２に接続され、Ｂ系ＣＰＵ２から出力する正論
理のデ−タと負論理のデ−タのうち負論理のデ−タを一
定周期毎に比較デ−タとして保持する。インバ−タ５３
は負論理出力用ラッチ回路５２から出力する負論理の比
較デ−タを反転する。デ−タ比較回路５４は正論理出力
用ラッチ回路５１に保持された比較デ−タと負論理出力
用ラッチ回路５２に保持された比較デ−タを取り込み比
較照合し、２組のデ−タが不一致時に制御出力を安全側
に固定する信号を出力回路４に送る。発振器５５は割込
み制御回路６から出力される割込信号に同期してデ−タ
比較回路５４に比較指令を出力し、正論理出力用ラッチ
回路５１と負論理出力用ラッチ回路５にラッチクリア指
令を出力する。割込み制御回路６はＡ系ＣＰＵ１とＢ系
ＣＰＵ２及び発振器５５にあらかじめ設定された処理周
期の基準となる一定周期毎に割込信号を送る。
接続され、Ａ系ＣＰＵ１から出力する正論理のデ−タと
負論理のデ−タのうち正論理のデ−タを一定周期毎に比
較デ−タとして保持する。負論理出力用ラッチ回路５２
はバス１２に接続され、Ｂ系ＣＰＵ２から出力する正論
理のデ−タと負論理のデ−タのうち負論理のデ−タを一
定周期毎に比較デ−タとして保持する。インバ−タ５３
は負論理出力用ラッチ回路５２から出力する負論理の比
較デ−タを反転する。デ−タ比較回路５４は正論理出力
用ラッチ回路５１に保持された比較デ−タと負論理出力
用ラッチ回路５２に保持された比較デ−タを取り込み比
較照合し、２組のデ−タが不一致時に制御出力を安全側
に固定する信号を出力回路４に送る。発振器５５は割込
み制御回路６から出力される割込信号に同期してデ−タ
比較回路５４に比較指令を出力し、正論理出力用ラッチ
回路５１と負論理出力用ラッチ回路５にラッチクリア指
令を出力する。割込み制御回路６はＡ系ＣＰＵ１とＢ系
ＣＰＵ２及び発振器５５にあらかじめ設定された処理周
期の基準となる一定周期毎に割込信号を送る。
【００１３】上記のように構成された鉄道信号保安装置
で高安全性，高信頼性を実現するための動作を説明す
る。
で高安全性，高信頼性を実現するための動作を説明す
る。
【００１４】割込み制御回路６はあらかじめ設定された
処理周期の基準となる割込み周期毎に割込信号を発生し
てＡ系ＣＰＵ１とＢ系ＣＰＵ２及び発振器５５に送る。
Ａ系ＣＰＵ１とＢ系ＣＰＵ２はそれぞれ割込み信号が送
られるたびに、例えば入力回路３と出力回路４とから入
出力するデ−タを比較照合デ−タとしてバス１１，１２
に出力する。この比較照合デ−タは例えば入力回路３と
出力回路４とから入出力するデ−タが16ビット長とする
と、Ａ系ＣＰＵ１とＢ系ＣＰＵ２は入力回路３と出力回
路４とから入出力するこれらのデ−タを割込み処理の始
めから順次加算していき、割込み処理の最後で加算した
総和を算出し、算出した総和の下位16ビットを比較照合
デ−タとして出力する。このＡ系ＣＰＵ１とＢ系ＣＰＵ
２が出力する比較照合デ−タには正論理のデ−タと負論
理のデ−タが含まれる。
処理周期の基準となる割込み周期毎に割込信号を発生し
てＡ系ＣＰＵ１とＢ系ＣＰＵ２及び発振器５５に送る。
Ａ系ＣＰＵ１とＢ系ＣＰＵ２はそれぞれ割込み信号が送
られるたびに、例えば入力回路３と出力回路４とから入
出力するデ−タを比較照合デ−タとしてバス１１，１２
に出力する。この比較照合デ−タは例えば入力回路３と
出力回路４とから入出力するデ−タが16ビット長とする
と、Ａ系ＣＰＵ１とＢ系ＣＰＵ２は入力回路３と出力回
路４とから入出力するこれらのデ−タを割込み処理の始
めから順次加算していき、割込み処理の最後で加算した
総和を算出し、算出した総和の下位16ビットを比較照合
デ−タとして出力する。このＡ系ＣＰＵ１とＢ系ＣＰＵ
２が出力する比較照合デ−タには正論理のデ−タと負論
理のデ−タが含まれる。
【００１５】比較器５の正論理出力用ラッチ回路５１は
Ａ系ＣＰＵ１から比較照合デ−タが送られると正論理の
デ−タのみを比較デ−タとして保持する。また、負論理
出力用ラッチ回路５２はＢ系ＣＰＵ２から比較照合デ−
タが送られると負論理のデ−タのみを比較デ−タとして
保持する。すなわちＣＰＵの内部動作を詳細には照査す
ることが困難なため、同じ動作をする２組のＣＰＵの比
較デ−タを片系だけ反転させて出力し制御出力を外部で
反転させて比較するようにしている。
Ａ系ＣＰＵ１から比較照合デ−タが送られると正論理の
デ−タのみを比較デ−タとして保持する。また、負論理
出力用ラッチ回路５２はＢ系ＣＰＵ２から比較照合デ−
タが送られると負論理のデ−タのみを比較デ−タとして
保持する。すなわちＣＰＵの内部動作を詳細には照査す
ることが困難なため、同じ動作をする２組のＣＰＵの比
較デ−タを片系だけ反転させて出力し制御出力を外部で
反転させて比較するようにしている。
【００１６】一方、比較器５の発振器５５は割込信号を
受けるとＡ系ＣＰＵ１とＢ系ＣＰＵ２が比較照合デ−タ
を出力し、正論理出力用ラッチ回路５１と負論理出力用
ラッチ回路５２で比較デ−タとして保持するまでの時間
に応じてあらかじめ定められた所定時間だけ遅れてデ−
タ比較回路５４に比較指令を出力する。デ−タ比較回路
５４は比較指令を受けると、正論理出力用ラッチ回路５
１からは正論理の比較デ−タを読み込み、負論理出力用
ラッチ回路５２からはインバ−タ５３を介して反転した
正論理の比較デ−タを読み込む。その後、デ−タ比較回
路５４は読み込んだ２組のデ−タを１ビットずつ比較す
る。この２組のデ−タを比較した結果、各ビットが同じ
ときは交番信号を出力し、Ａ系ＣＰＵ１とＢ系ＣＰＵ２
の動作が正常であることを示す信号を出力回路４に出力
する。また２組のデ−タのうち１ビットでも異なってい
るときは、交番信号の出力を停止し、以後停止状態を固
定してＡ系ＣＰＵ１とＢ系ＣＰＵ２の動作が異常である
ことを示す信号を出力回路４に出力する。出力回路４は
デ−タ比較回路５４から比較結果を示す信号が送られる
とその信号を警報装置（不図示）に送る。警報装置は比
較結果を示す信号が送られるとその信号を整流して最終
出力リレ−を制御し、最終出力リレ−からＡ系ＣＰＵ１
とＢ系ＣＰＵ２の動作が正常か異常が発生したかを明ら
かにする。
受けるとＡ系ＣＰＵ１とＢ系ＣＰＵ２が比較照合デ−タ
を出力し、正論理出力用ラッチ回路５１と負論理出力用
ラッチ回路５２で比較デ−タとして保持するまでの時間
に応じてあらかじめ定められた所定時間だけ遅れてデ−
タ比較回路５４に比較指令を出力する。デ−タ比較回路
５４は比較指令を受けると、正論理出力用ラッチ回路５
１からは正論理の比較デ−タを読み込み、負論理出力用
ラッチ回路５２からはインバ−タ５３を介して反転した
正論理の比較デ−タを読み込む。その後、デ−タ比較回
路５４は読み込んだ２組のデ−タを１ビットずつ比較す
る。この２組のデ−タを比較した結果、各ビットが同じ
ときは交番信号を出力し、Ａ系ＣＰＵ１とＢ系ＣＰＵ２
の動作が正常であることを示す信号を出力回路４に出力
する。また２組のデ−タのうち１ビットでも異なってい
るときは、交番信号の出力を停止し、以後停止状態を固
定してＡ系ＣＰＵ１とＢ系ＣＰＵ２の動作が異常である
ことを示す信号を出力回路４に出力する。出力回路４は
デ−タ比較回路５４から比較結果を示す信号が送られる
とその信号を警報装置（不図示）に送る。警報装置は比
較結果を示す信号が送られるとその信号を整流して最終
出力リレ−を制御し、最終出力リレ−からＡ系ＣＰＵ１
とＢ系ＣＰＵ２の動作が正常か異常が発生したかを明ら
かにする。
【００１７】また、発振器５５はデ−タ比較回路５４に
比較指令を出力した後、デ−タ比較回路５４が正論理出
力用ラッチ回路５１と負論理出力用ラッチ回路５２から
比較デ−タを読み取る時間に応じて定められた所定時間
経過したら正論理出力用ラッチ回路５１と負論理出力用
ラッチ回路５２にラッチクリア指令を送る。正論理出力
用ラッチ回路５１と負論理出力用ラッチ回路５２はラッ
チクリア指令を受けると保持した比較デ−タをクリアし
て、次ぎの割込み周期にＡ系ＣＰＵ１とＢ系ＣＰＵ２か
ら比較照合デ−タが出力されるのを待つ。
比較指令を出力した後、デ−タ比較回路５４が正論理出
力用ラッチ回路５１と負論理出力用ラッチ回路５２から
比較デ−タを読み取る時間に応じて定められた所定時間
経過したら正論理出力用ラッチ回路５１と負論理出力用
ラッチ回路５２にラッチクリア指令を送る。正論理出力
用ラッチ回路５１と負論理出力用ラッチ回路５２はラッ
チクリア指令を受けると保持した比較デ−タをクリアし
て、次ぎの割込み周期にＡ系ＣＰＵ１とＢ系ＣＰＵ２か
ら比較照合デ−タが出力されるのを待つ。
【００１８】このようにＡ系ＣＰＵ１とＢ系ＣＰＵ２か
らはあらかじめ定められた割込み周期毎に比較照合デ−
タを出力し、この比較照合デ−タを比較器５で割込み周
期毎に比較するようにしたから、比較照合の結果にＡ系
ＣＰＵ１とＢ系ＣＰＵ２の処理速度や動作タイミングが
影響することを防ぐことができる。したがってＡ系ＣＰ
Ｕ１とＢ系ＣＰＵ２を任意の処理速度や動作タイミング
のＣＰＵに簡単に変更できる。
らはあらかじめ定められた割込み周期毎に比較照合デ−
タを出力し、この比較照合デ−タを比較器５で割込み周
期毎に比較するようにしたから、比較照合の結果にＡ系
ＣＰＵ１とＢ系ＣＰＵ２の処理速度や動作タイミングが
影響することを防ぐことができる。したがってＡ系ＣＰ
Ｕ１とＢ系ＣＰＵ２を任意の処理速度や動作タイミング
のＣＰＵに簡単に変更できる。
【００１９】また、割込み周期や比較指令とラッチクリ
ア指令のタイミングはＡ系ＣＰＵ１とＢ系ＣＰＵ２の処
理速度や動作タイミングに影響されないから、プログラ
ミングに対応して任意に変更することができ、処理を最
適化することができる。
ア指令のタイミングはＡ系ＣＰＵ１とＢ系ＣＰＵ２の処
理速度や動作タイミングに影響されないから、プログラ
ミングに対応して任意に変更することができ、処理を最
適化することができる。
【００２０】なお、上記実施例は入力回路３と出力回路
４とから入出力するデ−タを比較照合デ−タとした場合
について説明したが、メモリ１２，２２から読み出した
りメモリ１２，２２の書き込んだりするデ−タも比較す
ると、メモリ１２，２２の正常，異常も確認することが
できる。
４とから入出力するデ−タを比較照合デ−タとした場合
について説明したが、メモリ１２，２２から読み出した
りメモリ１２，２２の書き込んだりするデ−タも比較す
ると、メモリ１２，２２の正常，異常も確認することが
できる。
【００２１】また、上記実施例は比較照合デ−タとして
入力回路３と出力回路４とから入出力するデ−タの和を
使用した場合について説明したが、巡回冗長符号（ＣＲ
Ｃ）等を使用しても良い。
入力回路３と出力回路４とから入出力するデ−タの和を
使用した場合について説明したが、巡回冗長符号（ＣＲ
Ｃ）等を使用しても良い。
【００２２】
【発明の効果】この発明は以上説明したように、ＣＰＵ
等のハ−ドウェアを２重系の冗長構成とし、比較器で２
組のＣＰＵにそれぞれ接続されたバス上のデ−タを処理
周期に近い周期で比較し、ＣＰＵが正常に動作している
か否かを確認するようにしたから、比較照合の結果にＣ
ＰＵの処理速度や動作タイミングが影響することを防ぐ
ことができる。したがって使用するＣＰＵを任意の処理
速度や動作タイミングのＣＰＵに簡単に変更することが
でき、ＣＰＵの高速化や多機能化に迅速に適応すること
ができる。
等のハ−ドウェアを２重系の冗長構成とし、比較器で２
組のＣＰＵにそれぞれ接続されたバス上のデ−タを処理
周期に近い周期で比較し、ＣＰＵが正常に動作している
か否かを確認するようにしたから、比較照合の結果にＣ
ＰＵの処理速度や動作タイミングが影響することを防ぐ
ことができる。したがって使用するＣＰＵを任意の処理
速度や動作タイミングのＣＰＵに簡単に変更することが
でき、ＣＰＵの高速化や多機能化に迅速に適応すること
ができる。
【００２３】また、比較器の処理はＣＰＵの処理速度や
動作タイミングに影響されないから、比較器の処理タイ
ミングをプログラミングに対応して任意に変更すること
ができ、処理の最適化を図ることができる。
動作タイミングに影響されないから、比較器の処理タイ
ミングをプログラミングに対応して任意に変更すること
ができ、処理の最適化を図ることができる。
【００２４】さらに、ＣＰＵを変えても同一の比較器を
使用することができるから、新規の回路設計や開発費用
を低減することもできる。
使用することができるから、新規の回路設計や開発費用
を低減することもできる。
【図面の簡単な説明】
【図１】この発明の実施例の構成を示すブロック図であ
る。
る。
１ Ａ系ＣＰＵ ２ Ｂ系ＣＰＵ ３ 入力回路 ４ 出力回路 ５ 比較器 ６ 割込み制御回路 １１，２１ バス １２，２２ メモリ ５１ 正論理出力用ラッチ回路 ５２ 負論理出力用ラッチ回路 ５３ インバ−タ ５４ デ−タ比較回路 ５４ 発振器
Claims (1)
- 【請求項１】 同期動作する２組のＣＰＵと、Ａ系ＣＰ
Ｕに接続されたバスラインとＢ系ＣＰＵに接続されたバ
スライン及び出力回路とに接続され２組のデータを比較
照合し、ＣＰＵの故障の有無を検知する比較器とを有す
る２重系の冗長構成とした鉄道保安装置において、 比較器は２組のラッチ回路とデータ比較回路と発振器と
を有し、２組のラッチ回路はそれぞれ異なるバスライン
に接続され、一定周期毎の比較データを保持し、データ
比較回路は２組のラッチ回路に保持されたデータを取り
込み比較照合し、２組のデータが一致しているときに交
番信号の制御出力を出力回路に送り、２組のデータが不
一致になったときに動作異常を示す直流信号の制御出力
を出力回路に送り、発振器は一定周期毎の割込信号に同
期してデータ比較回路に比較指令を出力し、各ラッチ回
路にラッチクリア指令を出力することを特徴とする鉄道
保安装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315800A JP2510472B2 (ja) | 1993-11-24 | 1993-11-24 | 鉄道保安装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315800A JP2510472B2 (ja) | 1993-11-24 | 1993-11-24 | 鉄道保安装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07146802A JPH07146802A (ja) | 1995-06-06 |
| JP2510472B2 true JP2510472B2 (ja) | 1996-06-26 |
Family
ID=18069709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5315800A Expired - Fee Related JP2510472B2 (ja) | 1993-11-24 | 1993-11-24 | 鉄道保安装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510472B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10562554B2 (en) | 2016-03-08 | 2020-02-18 | Lsis Co., Ltd. | Central processing unit module for processing railway signal |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010221840A (ja) * | 2009-03-24 | 2010-10-07 | Hitachi Ltd | 信号保安装置 |
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| JP5788022B2 (ja) * | 2011-12-19 | 2015-09-30 | 株式会社キトー | フェイルセーフな電子制御装置 |
| JP6145019B2 (ja) * | 2013-10-08 | 2017-06-07 | 公益財団法人鉄道総合技術研究所 | 二重系装置の故障表示装置 |
| KR101966387B1 (ko) * | 2017-04-10 | 2019-04-05 | 엘에스산전 주식회사 | Ｒｂｃ장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928389B2 (ja) * | 1981-09-07 | 1984-07-12 | 日新興業株式会社 | 浸漬式凍結装置 |
-
1993
- 1993-11-24 JP JP5315800A patent/JP2510472B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10562554B2 (en) | 2016-03-08 | 2020-02-18 | Lsis Co., Ltd. | Central processing unit module for processing railway signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07146802A (ja) | 1995-06-06 |
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