JPH063587B2 - ２重化マイクロプロセッサの同期運転方式 - Google Patents
２重化マイクロプロセッサの同期運転方式Info
- Publication number
- JPH063587B2 JPH063587B2 JP58149344A JP14934483A JPH063587B2 JP H063587 B2 JPH063587 B2 JP H063587B2 JP 58149344 A JP58149344 A JP 58149344A JP 14934483 A JP14934483 A JP 14934483A JP H063587 B2 JPH063587 B2 JP H063587B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- information
- collating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】 本発明は２重化マイクロプロセッサの同期運転方式に関
し、特に２重化マイクロプロセッサを用いた電子交換機
や電子計算機等の運転方式における２重化マイクロプロ
セッサの同期運転方式に関する。
し、特に２重化マイクロプロセッサを用いた電子交換機
や電子計算機等の運転方式における２重化マイクロプロ
セッサの同期運転方式に関する。
従来、この種の装置におけるマイクロプロセッサの２重
化運転は、両系のメモリへの同時書込や共通メモリの使
用により行われている。しかるにこの２重化運転ではマ
イクロプロセッサ内部の制御ができないので、同期運転
することが困難であるという問題があった。
化運転は、両系のメモリへの同時書込や共通メモリの使
用により行われている。しかるにこの２重化運転ではマ
イクロプロセッサ内部の制御ができないので、同期運転
することが困難であるという問題があった。
本発明の目的は、外部からの制御信号を同期化して両マ
イクロプロセッサに供給するとともに入出力母線の同期
入出力制御を行いかつ共通のクロック回路を用いること
により上記問題点を解決し、両マイクロプロセッサの同
期運転を可能にした２重化マイクロプロセッサの同期運
転方式を提供することにある。
イクロプロセッサに供給するとともに入出力母線の同期
入出力制御を行いかつ共通のクロック回路を用いること
により上記問題点を解決し、両マイクロプロセッサの同
期運転を可能にした２重化マイクロプロセッサの同期運
転方式を提供することにある。
本発明によれば、２重化されたマイクロプロセッサと、
これらマイクロプロセッサに共通にクロックを供給する
クロック供給回路と、前記マイクロプロセッサの各々に
対応して設けられた第１および第２の入出力母線と、２
重化されたメモリと、これらメモリに対応して設けられ
た第３および第４の入出力母線と、これら第３および第
４の入出力母線に接続された入出力装置と、外部からの
制御信号を同期化して前記各マイクロプロセッサに供給
する外部信号同期制御回路と、前記第１と第３の入出力
母線間に介在するゲート回路と、前記第２と第４の入出
力母線に介在するゲート回路と、前記第１と第２の入出
力母線の出力情報を照合する出力情報照合回路と、前記
第３と第４の入出力母線の入力情報を照合する入力情報
照合回路と、前記出力情報照合回路あるいは前記入力情
報照合回路の照合結果に基づき前記各ゲート回路を制御
し且つ前記外部信号同期制御回路に障害を通報する同期
回路とを有する入出力母線同期制御回路と、を有し、こ
の入出力母線同期制御回路は、前記第１および第２の入
出力母線から情報が出力される場合、前記出力情報照合
回路は、この第１および第２の入出力母線上の情報の照
合を行い、照合結果が一致すると前記同期回路を動作さ
せて前記各ゲート回路をオンさせて前記情報をそれぞれ
第３および第４の入出力母線を介してメモリまたは入出
力装置に出力し、また、メモリまたは入出力装置から情
報が入力される場合、前記入力情報照合回路は前記第３
および第４の入出力母線上の情報の照合を行い、照合結
果が一致すると前記同期回路を動作させて前記ゲート回
路をオンさせて前記メモリまたは入出力装置からの情報
を前記マイクロプロセッサへ入力することを特徴とする
２重化マイクロプロセッサの同期運転方式が得られる。
これらマイクロプロセッサに共通にクロックを供給する
クロック供給回路と、前記マイクロプロセッサの各々に
対応して設けられた第１および第２の入出力母線と、２
重化されたメモリと、これらメモリに対応して設けられ
た第３および第４の入出力母線と、これら第３および第
４の入出力母線に接続された入出力装置と、外部からの
制御信号を同期化して前記各マイクロプロセッサに供給
する外部信号同期制御回路と、前記第１と第３の入出力
母線間に介在するゲート回路と、前記第２と第４の入出
力母線に介在するゲート回路と、前記第１と第２の入出
力母線の出力情報を照合する出力情報照合回路と、前記
第３と第４の入出力母線の入力情報を照合する入力情報
照合回路と、前記出力情報照合回路あるいは前記入力情
報照合回路の照合結果に基づき前記各ゲート回路を制御
し且つ前記外部信号同期制御回路に障害を通報する同期
回路とを有する入出力母線同期制御回路と、を有し、こ
の入出力母線同期制御回路は、前記第１および第２の入
出力母線から情報が出力される場合、前記出力情報照合
回路は、この第１および第２の入出力母線上の情報の照
合を行い、照合結果が一致すると前記同期回路を動作さ
せて前記各ゲート回路をオンさせて前記情報をそれぞれ
第３および第４の入出力母線を介してメモリまたは入出
力装置に出力し、また、メモリまたは入出力装置から情
報が入力される場合、前記入力情報照合回路は前記第３
および第４の入出力母線上の情報の照合を行い、照合結
果が一致すると前記同期回路を動作させて前記ゲート回
路をオンさせて前記メモリまたは入出力装置からの情報
を前記マイクロプロセッサへ入力することを特徴とする
２重化マイクロプロセッサの同期運転方式が得られる。
次に図面を参照して本発明について説明する。
図は本発明の２重化マイクロプロセッサの同期運転方式
の一実施例を示すブロック図である。同図において、２
重化マイクロプロセッサを用いた装置はクロック回路１
と、２重化された１チップマイクロプロセッサ（以下単
にマイクロプロセッサ）２，２′およびメモリ４，４′
と、入出力母線同期制御回路３と、入出力装置５と、外
部信号同期制御回路６と、入出力母線７，７′および
８，８′とからなる。クロック回路１はクロック供給線
１０によりマイクロプロセッサ２，２′と接続され、マ
イクロプロセッサ２，２′はそれぞれ入出力母線７，
７′と接続され、入出力母線７，７′と入出力母線８，
８′はそれぞれ入出力母線同期制御回路３を介して接続
される。また入出力母線８，８′にはそれぞれメモリ
４，４′および入出力装置５が接続され、外部信号制御
線１３から入力されマイクロプロセッサを制御（リセッ
ト，現用予備切替等）する外部制御信号を同期化して同
期制御信号を出力する外部信号同期制御回路６はマイク
ロプロセッサ制御線１１によりマイクロプロセッサ２，
２′と接続されるとともに障害通報線１２により入出力
母線同期制御回路３と接続される。更に入出力母線同期
制御回路３は入出力母線７，８間および入出力母線
７′，８′間にそれぞれ介在するゲート回路３０および
３０′と、入出力母線７，７′上の出力情報を照合する
出力情報照合回路３１と、入出力母線８，８′上の入力
情報を照合する入力情報照合回路３２と、出力情報照合
回路３１，入力情報照合回路３２の照合結果に基つきゲ
ート制御線３４，３４′を介してそれぞれゲート回路３
０，３０′を制御し且つ障害通報線１２を介して外部信
号同期制御回路６に障害を通報する同期回路３３とから
なる。
の一実施例を示すブロック図である。同図において、２
重化マイクロプロセッサを用いた装置はクロック回路１
と、２重化された１チップマイクロプロセッサ（以下単
にマイクロプロセッサ）２，２′およびメモリ４，４′
と、入出力母線同期制御回路３と、入出力装置５と、外
部信号同期制御回路６と、入出力母線７，７′および
８，８′とからなる。クロック回路１はクロック供給線
１０によりマイクロプロセッサ２，２′と接続され、マ
イクロプロセッサ２，２′はそれぞれ入出力母線７，
７′と接続され、入出力母線７，７′と入出力母線８，
８′はそれぞれ入出力母線同期制御回路３を介して接続
される。また入出力母線８，８′にはそれぞれメモリ
４，４′および入出力装置５が接続され、外部信号制御
線１３から入力されマイクロプロセッサを制御（リセッ
ト，現用予備切替等）する外部制御信号を同期化して同
期制御信号を出力する外部信号同期制御回路６はマイク
ロプロセッサ制御線１１によりマイクロプロセッサ２，
２′と接続されるとともに障害通報線１２により入出力
母線同期制御回路３と接続される。更に入出力母線同期
制御回路３は入出力母線７，８間および入出力母線
７′，８′間にそれぞれ介在するゲート回路３０および
３０′と、入出力母線７，７′上の出力情報を照合する
出力情報照合回路３１と、入出力母線８，８′上の入力
情報を照合する入力情報照合回路３２と、出力情報照合
回路３１，入力情報照合回路３２の照合結果に基つきゲ
ート制御線３４，３４′を介してそれぞれゲート回路３
０，３０′を制御し且つ障害通報線１２を介して外部信
号同期制御回路６に障害を通報する同期回路３３とから
なる。
続いて本実施例の動作について説明する。マイクロプロ
セッサ２，２′はクロック回路１からクロック供給線１
０を介して受信するクロックと外部信号同期制御回路６
からマイクロプロセッサ制御線１１を介して受信する同
期制御信号により動作し、入出力母線７，７′，ゲート
回路３０，３０′，入出力母線８，８′を介してメモリ
４，４′および入出力装置５をアクセスする。すなわち
入出力母線７，７′から情報が出力される場合は、出力
情報照合回路３１は該入出力母線７，７′上のデータ，
アドレス，制御信号の情報の照合を行いこの照合結果が
一致すると同期回路３３を動作させるので、同期回路３
３はゲート制御線３４，３４′を介してゲート回路３
０，３０′の順方向（入出力母線７，７′から入出力母
線８，８′への方向）のゲートをオンにする。従って入
出力母線７，７′上の前記情報はそれぞれ入出力母線
８，８′を介してメモリ４，４′または入出力装置５に
出力される。またメモリ４，４′または入出力装置５か
ら情報が入力される場合は、入力情報照合回路３２が入
出力母線８，８′上の該情報の照合を行いこの照合結果
が一致すると同様に同期回路３３を動作させる。同期回
路３３はゲート制御線３４，３４′を介してゲート回路
３０，３０′の逆方向（入出力母線８，８′から入出力
母線７，７′への方向）のゲートをオンにするので、入
出力母線８，８′上の前記情報はマイクロプロセッサ
２，２′に取り込まれる。更に上記照合結果が不一致の
場合や一定時間内に出力，入力情報照合回路３１，３２
に情報が入力されない場合は、同期回路３３は障害通報
線１２を介して外部信号同期制御回路６に障害情報を通
報する。外部信号同期制御回路６は該障害情報により同
期制御情報をマイクロプロセッサ制御線１１を介してマ
イクロプロセッサ２，２′へ送るので現用予備の切替え
が行われる。従って本実施例によれば、入出力母線７，
７′，８，８′上の情報の障害を早期検出して所要の処
理を行うことができる。
セッサ２，２′はクロック回路１からクロック供給線１
０を介して受信するクロックと外部信号同期制御回路６
からマイクロプロセッサ制御線１１を介して受信する同
期制御信号により動作し、入出力母線７，７′，ゲート
回路３０，３０′，入出力母線８，８′を介してメモリ
４，４′および入出力装置５をアクセスする。すなわち
入出力母線７，７′から情報が出力される場合は、出力
情報照合回路３１は該入出力母線７，７′上のデータ，
アドレス，制御信号の情報の照合を行いこの照合結果が
一致すると同期回路３３を動作させるので、同期回路３
３はゲート制御線３４，３４′を介してゲート回路３
０，３０′の順方向（入出力母線７，７′から入出力母
線８，８′への方向）のゲートをオンにする。従って入
出力母線７，７′上の前記情報はそれぞれ入出力母線
８，８′を介してメモリ４，４′または入出力装置５に
出力される。またメモリ４，４′または入出力装置５か
ら情報が入力される場合は、入力情報照合回路３２が入
出力母線８，８′上の該情報の照合を行いこの照合結果
が一致すると同様に同期回路３３を動作させる。同期回
路３３はゲート制御線３４，３４′を介してゲート回路
３０，３０′の逆方向（入出力母線８，８′から入出力
母線７，７′への方向）のゲートをオンにするので、入
出力母線８，８′上の前記情報はマイクロプロセッサ
２，２′に取り込まれる。更に上記照合結果が不一致の
場合や一定時間内に出力，入力情報照合回路３１，３２
に情報が入力されない場合は、同期回路３３は障害通報
線１２を介して外部信号同期制御回路６に障害情報を通
報する。外部信号同期制御回路６は該障害情報により同
期制御情報をマイクロプロセッサ制御線１１を介してマ
イクロプロセッサ２，２′へ送るので現用予備の切替え
が行われる。従って本実施例によれば、入出力母線７，
７′，８，８′上の情報の障害を早期検出して所要の処
理を行うことができる。
以上の説明により明らかなように本発明の２重化マイク
ロプロセッサの同期運転方式によれば、外部からの制御
信号を同期化して両マイクロプロセッサに供給するとと
もに入出力母線の同期入出力制御を行うことにより、２
重化マイクロプロセッサの同期運転が可能になるという
効果がある。
ロプロセッサの同期運転方式によれば、外部からの制御
信号を同期化して両マイクロプロセッサに供給するとと
もに入出力母線の同期入出力制御を行うことにより、２
重化マイクロプロセッサの同期運転が可能になるという
効果がある。
図は本発明の２重化マイクロプロセッサの同期運転方式
の一実施例を示すブロック図である。 図において、１……クロック回路、２，２′……１チッ
プマイクロプロセッサ、３……入出力母線同期制御回
路、４，４′……メモリ、５……入出力装置、６……外
部信号同期制御回路、７，７′，８，８′……入出力母
線、１０……クロック供給線、１１……マイクロプロセ
ッサ制御線、１２……障害通報線、１３……外部信号制
御線、３０，３０′……ゲート回路、３１……出力情報
照合回路、３２……入力情報照合回路、３３……同期回
路、３４，３４′……ゲート制御線。
の一実施例を示すブロック図である。 図において、１……クロック回路、２，２′……１チッ
プマイクロプロセッサ、３……入出力母線同期制御回
路、４，４′……メモリ、５……入出力装置、６……外
部信号同期制御回路、７，７′，８，８′……入出力母
線、１０……クロック供給線、１１……マイクロプロセ
ッサ制御線、１２……障害通報線、１３……外部信号制
御線、３０，３０′……ゲート回路、３１……出力情報
照合回路、３２……入力情報照合回路、３３……同期回
路、３４，３４′……ゲート制御線。
Claims (1)
- 【請求項１】２重化されたマイクロプロセッサと、 これらマイクロプロセッサに共通にクロックを供給する
クロック供給回路と、 前記マイクロプロセッサの各々に対応して設けられた第
１および第２の入出力母線と、 ２重化されたメモリと、 これらメモリに対応して設けられた第３および第４の入
出力母線と、 これら第３および第４の入出力母線に接続された入出力
装置と、 外部からの制御信号を同期化して前記各マイクロプロセ
ッサに供給する外部信号同期制御回路と、 前記第１と第３の入出力母線間に介在するゲート回路
と、前記第２と第４の入出力母線に介在するゲート回路
と、前記第１と第２の入出力母線の出力情報を照合する
出力情報照合回路と、前記第３と第４の入出力母線の入
力情報を照合する入力情報照合回路と、前記出力情報照
合回路あるいは前記入力情報照合回路の照合結果に基づ
き前記各ゲート回路を制御し且つ前記外部信号同期制御
回路に障害を通報する同期回路とを有する入出力母線同
期制御回路と、 を有し、この入出力母線同期制御回路は、前記第１およ
び第２の入出力母線から情報が出力される場合、前記出
力情報照合回路は、この第１および第２の入出力母線上
の情報の照合を行い、照合結果が一致すると前記同期回
路を動作させて前記各ゲート回路をオンさせて前記情報
をそれぞれ第３および第４の入出力母線を介してメモリ
または入出力装置に出力し、 また、メモリまたは入出力装置から情報が入力される場
合、前記入力情報照合回路は前記第３および第４の入出
力母線上の情報の照合を行い、照合結果が一致すると前
記同期回路を動作させて前記ゲート回路をオンさせて前
記メモリまたは入出力装置からの情報を前記マイクロプ
ロセッサへ入力することを特徴とする２重化マイクロプ
ロセッサの同期運転方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149344A JPH063587B2 (ja) | 1983-08-16 | 1983-08-16 | ２重化マイクロプロセッサの同期運転方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149344A JPH063587B2 (ja) | 1983-08-16 | 1983-08-16 | ２重化マイクロプロセッサの同期運転方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041163A JPS6041163A (ja) | 1985-03-04 |
| JPH063587B2 true JPH063587B2 (ja) | 1994-01-12 |
Family
ID=15473061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149344A Expired - Lifetime JPH063587B2 (ja) | 1983-08-16 | 1983-08-16 | ２重化マイクロプロセッサの同期運転方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063587B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0306211A3 (en) * | 1987-09-04 | 1990-09-26 | Digital Equipment Corporation | Synchronized twin computer system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843775B2 (ja) * | 1979-08-29 | 1983-09-29 | 横河電機株式会社 | プロセツサバツクアツプシステム |
| JPS56123042A (en) * | 1980-03-03 | 1981-09-26 | Fujitsu Ltd | Fault detection and recovery system in processor synchronizing operation |
-
1983
- 1983-08-16 JP JP58149344A patent/JPH063587B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6041163A (ja) | 1985-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6687851B1 (en) | Method and system for upgrading fault-tolerant systems | |
| US4503496A (en) | Multi-microcomputer system with direct store access | |
| JPS59106056A (ja) | フエイルセイフ式デ−タ処理システム | |
| US5406472A (en) | Multi-lane controller | |
| JPH063587B2 (ja) | ２重化マイクロプロセッサの同期運転方式 | |
| US4551836A (en) | Cross-copy arrangement for synchronizing error detection clock signals in a duplex digital system | |
| JP2774675B2 (ja) | バスコントローラ | |
| JP2528225Y2 (ja) | 電子連動装置 | |
| JPS63231652A (ja) | 制御システムにおけるメモリコピ−方式 | |
| JPS5843775B2 (ja) | プロセツサバツクアツプシステム | |
| JP2626127B2 (ja) | 予備系ルート試験方式 | |
| JPH08202570A (ja) | 二重化プロセス制御装置 | |
| JP2793115B2 (ja) | フェール・セーフプロセッサを用いたデータ転送システム | |
| JPH03268007A (ja) | シーケンスコントローラ | |
| JP2590239B2 (ja) | ロック回路のロック取得方法 | |
| JPH0625987B2 (ja) | 複合計算機システム | |
| JPH04263333A (ja) | メモリ二重化方式 | |
| JPS5932807B2 (ja) | クロツク切換方式 | |
| JPS5998235A (ja) | 入出力制御装置 | |
| JPH0664561B2 (ja) | 同時書込み回路 | |
| JPS5923677B2 (ja) | 交換処理装置の二重化方式 | |
| JPH05127936A (ja) | フオールトトレラントデータ処理装置 | |
| JPH086874A (ja) | 多重化制御方法及びその装置 | |
| JPS6152495B2 (ja) | ||
| JPH01231131A (ja) | 二重化同期方式 |