JP2590239B2 - ロック回路のロック取得方法 - Google Patents
ロック回路のロック取得方法Info
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- JP2590239B2 JP2590239B2 JP63287682A JP28768288A JP2590239B2 JP 2590239 B2 JP2590239 B2 JP 2590239B2 JP 63287682 A JP63287682 A JP 63287682A JP 28768288 A JP28768288 A JP 28768288A JP 2590239 B2 JP2590239 B2 JP 2590239B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はロック回路のロック取得技術、特に、同一機
能を有するロック回路の一方に異常を生じたときに、他
方のロック回路に動作を肩代わりさせて処理を続行させ
るために用いて効果のある技術に関する。
能を有するロック回路の一方に異常を生じたときに、他
方のロック回路に動作を肩代わりさせて処理を続行させ
るために用いて効果のある技術に関する。
複数のマイクロプログラムが同時に共有メモリに対し
てリード／ライトを行った場合、共有メモリ上での管理
ができなくなる。そこで、この管理を行なうために、ロ
ック回路を用いてロック取得をし、ロック取得のされた
マイクロプログラムにのみ共有メモリに対するリード／
ライトが出来るようにされている。
てリード／ライトを行った場合、共有メモリ上での管理
ができなくなる。そこで、この管理を行なうために、ロ
ック回路を用いてロック取得をし、ロック取得のされた
マイクロプログラムにのみ共有メモリに対するリード／
ライトが出来るようにされている。
ロック回路またはロック制御方式に関する技術は、例
えば、特開昭62−214466号、特開昭62−298866号、特開
昭62−287360号、特開昭63−46563号の各公報に記載さ
れている。
えば、特開昭62−214466号、特開昭62−298866号、特開
昭62−287360号、特開昭63−46563号の各公報に記載さ
れている。
ところで、本発明者は、ロック回路の二重化について
検討した。
検討した。
以下は、本発明者によって検討された技術であり、そ
の概要は次の通りである。
の概要は次の通りである。
すなわち、ロック回路が故障すると、ロック取得情報
が失われ、共有メモリに対する正常なリード／ライト動
作の続行ができなくなる。このためロック回路は単一と
せず、複数のロック回路を設け、夫々に同一のロック取
得情報を保持させて二重化を施すのが望ましい。二重化
をすることにより、一方のロック回路が故障しても他方
の正常なロック回路を用いて処理を続行することができ
る。
が失われ、共有メモリに対する正常なリード／ライト動
作の続行ができなくなる。このためロック回路は単一と
せず、複数のロック回路を設け、夫々に同一のロック取
得情報を保持させて二重化を施すのが望ましい。二重化
をすることにより、一方のロック回路が故障しても他方
の正常なロック回路を用いて処理を続行することができ
る。
ところが、従来においてはロック回路の二重化につい
て配慮がなされておらず、ロック回路に故障等の異常が
生じるロック取得情報が失われ、処理を続行することが
できなかった。
て配慮がなされておらず、ロック回路に故障等の異常が
生じるロック取得情報が失われ、処理を続行することが
できなかった。
本発明の目的は、ロック回路の夫々に同一のロック取
得情報を保持させ、異常を発生したロック回路が他のロ
ック回路に影響を与えること無く二重化を行えるように
したロック回路のロック取得方式を提供することにあ
る。
得情報を保持させ、異常を発生したロック回路が他のロ
ック回路に影響を与えること無く二重化を行えるように
したロック回路のロック取得方式を提供することにあ
る。
本発明の前記目的と新規な特徴は、本明細書の記述及
び添付図面から明らかになるであろう。
び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、以下の通りである。
概要を簡単に説明すれば、以下の通りである。
すなわち、本願発明のロック回路のロック取得方法
は、複数のロック回路に対しロック取得要求を発行し、
複数のロック回路の全てに対しロック取得ができたマイ
クロプログラムがリード・ライト権を得、少なくとも１
つのロック回路でロック取得ができない場合はロック取
得要求を撤回するものである。
は、複数のロック回路に対しロック取得要求を発行し、
複数のロック回路の全てに対しロック取得ができたマイ
クロプログラムがリード・ライト権を得、少なくとも１
つのロック回路でロック取得ができない場合はロック取
得要求を撤回するものである。
上記した手段によれば、同一のロック取得情報を各ロ
ック回路が保持しているため、一方が故障によって動作
不能に陥っても他方のロック回路がそのまま処理を継続
することができる。また、各ロック回路の電源及び論理
境界が別個にされているため、ロック回路の夫々は他方
から影響を受けることが無く、一方がダウンしても他方
の動作は保証される。
ック回路が保持しているため、一方が故障によって動作
不能に陥っても他方のロック回路がそのまま処理を継続
することができる。また、各ロック回路の電源及び論理
境界が別個にされているため、ロック回路の夫々は他方
から影響を受けることが無く、一方がダウンしても他方
の動作は保証される。
第１図は本発明によるロック回路のロック取得方式の
一実施例を示すブロック図である。本実施例では、マイ
クロプログラムMPAおよびMPBの二つを有し、その各々か
らロック回路及び共有メモリがロック取得要求を受ける
場合を例にしている。また、本実施例においては、共有
メモリについても二重化した例を示している。
一実施例を示すブロック図である。本実施例では、マイ
クロプログラムMPAおよびMPBの二つを有し、その各々か
らロック回路及び共有メモリがロック取得要求を受ける
場合を例にしている。また、本実施例においては、共有
メモリについても二重化した例を示している。
第１図において、マイクロプログラムMPA及びMPBの各
々は、インターフェース部としてのMPAポート1A及びMPA
ポート1Bを介して正基板2A及び副基板2Bの両者に接続さ
れている。
々は、インターフェース部としてのMPAポート1A及びMPA
ポート1Bを介して正基板2A及び副基板2Bの両者に接続さ
れている。
正基板2A及び副基板2Bは、同一構成がとられている。
正基板2Aについて説明すると、ロック取得動作を行なう
正ロック回路3A、正共有メモリ5Aに対しリード／ライト
を実行する正リード／ライト回路4A及び正共有メモリ5A
より正基板2Aは構成されている。同様に、副基板2Bは、
正ロック回路3A、正リード／ライト回路4A及び正共有メ
モリ5Aと同一構成（又は同一機能）を有する副ロック回
路3B、副リード／ライト回路4B及び副共有メモリ5Bより
構成されている。正基板2Aと副基板2Bは、全く同一の機
能を有している。
正基板2Aについて説明すると、ロック取得動作を行なう
正ロック回路3A、正共有メモリ5Aに対しリード／ライト
を実行する正リード／ライト回路4A及び正共有メモリ5A
より正基板2Aは構成されている。同様に、副基板2Bは、
正ロック回路3A、正リード／ライト回路4A及び正共有メ
モリ5Aと同一構成（又は同一機能）を有する副ロック回
路3B、副リード／ライト回路4B及び副共有メモリ5Bより
構成されている。正基板2Aと副基板2Bは、全く同一の機
能を有している。
なお、正基板2Aと副基板2Bに供給される電源は別々に
され、また、正基板2Aと副基板2Bにおける論理は独立し
ている。したがって、例えば、正基板2Aでの電源又は回
路の故障が副基板2Bに影響を与えることが無いし、逆
に、副基板2Bでの故障が正基板2Aに影響を与えることも
無い。また、ロック回路を制御するクロック回路等の論
理回路も各々独立（この場合、互いのクロックは非同期
である）にしておき、この論理回路の故障時にも両基板
のロック回路が同時に異常を招くのを防止する構成の採
用が望ましい。
され、また、正基板2Aと副基板2Bにおける論理は独立し
ている。したがって、例えば、正基板2Aでの電源又は回
路の故障が副基板2Bに影響を与えることが無いし、逆
に、副基板2Bでの故障が正基板2Aに影響を与えることも
無い。また、ロック回路を制御するクロック回路等の論
理回路も各々独立（この場合、互いのクロックは非同期
である）にしておき、この論理回路の故障時にも両基板
のロック回路が同時に異常を招くのを防止する構成の採
用が望ましい。
正ロック回路3Aと副ロック回路3Bは、MPAポート1Aお
よびMPBポート1Bを介して各マイクロプログラムMPAおよ
びMPBからロック取得要求が出されているか否かを、或
る一定周期（例えば、100nSec間隔）でサンプリングを
行っている。
よびMPBポート1Bを介して各マイクロプログラムMPAおよ
びMPBからロック取得要求が出されているか否かを、或
る一定周期（例えば、100nSec間隔）でサンプリングを
行っている。
また、正ロック回路3A及び副ロック回路3Bにおいて、
同一サンプリング時刻に複数のマイクロプログラムMPA
およびMPBからのロック取得要求があった場合には、ロ
ック取得の優先順位が付けられる。例えば、（マイクロ
プログラムMPA＞マイクロプログラムMPB）のように、予
めハード論理により決められる。したがって、例えば、
マイクロプログラムMPA及びマイクロプログラムMPBから
のロック取得要求が、同一サンプリング時刻にあった場
合には、まずマイクロプログラムMPAにロック取得をさ
せ、マイクロプログラムMPBからの要求に対しては「ロ
ック取得待ち」状態にさせておき、ついで、マイクロプ
ログラムMPAがロック取得を解除したときにマイクロプ
ログラムMPBにロック取得をさせるようにする。また、
マイクロプログラムMPBが正ロック回路3Aと副ロック回
路3Bの両方に対し、全く同時刻にロック取得要求を発行
し、マイクロプログラムMPBに少し遅れてマイクロプロ
グラムMPAもロック取得要求を発行したとしても、マイ
クロプログラムMPBは一方のロック回路においてはロッ
ク取得をし、他方のロック回路において「ロック取得待
ち」状態になることがあり得る。これに対し、マイクロ
プログラムMPAでのロック取得状態は、マイクロプログ
ラムMPBの場合の逆になる。
同一サンプリング時刻に複数のマイクロプログラムMPA
およびMPBからのロック取得要求があった場合には、ロ
ック取得の優先順位が付けられる。例えば、（マイクロ
プログラムMPA＞マイクロプログラムMPB）のように、予
めハード論理により決められる。したがって、例えば、
マイクロプログラムMPA及びマイクロプログラムMPBから
のロック取得要求が、同一サンプリング時刻にあった場
合には、まずマイクロプログラムMPAにロック取得をさ
せ、マイクロプログラムMPBからの要求に対しては「ロ
ック取得待ち」状態にさせておき、ついで、マイクロプ
ログラムMPAがロック取得を解除したときにマイクロプ
ログラムMPBにロック取得をさせるようにする。また、
マイクロプログラムMPBが正ロック回路3Aと副ロック回
路3Bの両方に対し、全く同時刻にロック取得要求を発行
し、マイクロプログラムMPBに少し遅れてマイクロプロ
グラムMPAもロック取得要求を発行したとしても、マイ
クロプログラムMPBは一方のロック回路においてはロッ
ク取得をし、他方のロック回路において「ロック取得待
ち」状態になることがあり得る。これに対し、マイクロ
プログラムMPAでのロック取得状態は、マイクロプログ
ラムMPBの場合の逆になる。
次に、以上の構成による二重化ロック回路の動作につ
いて説明する。
いて説明する。
まず、マイクロプログラムMPAがロック取得要求を正
ロック回路3Aと副ロック回路3Bの夫々に対して発行する
と、このロック取得要求はMPAポート1Aを経由して正ロ
ック回路3A及び副ロック回路3Bへ伝送される。そして正
ロック回路3A及び副ロック回路3Bにおける「ロック取
得」状態または「ロック取得待ち」状態はMPAポート1A
を経由してMPAに認識される。ついで、マイクロプログ
ラムMPAがリード要求を正基板2A及び副基板2Bに対して
発行すると、このリード要求とアドレス値はマイクロプ
ログラムMPAポート1Aを通して正リード／ライト回路4A
及び副リード／ライト回路4Bに伝送される。正リード／
ライト回路4Aは、正共有メモリ5Aをアクセスしてデータ
を読み出し、これをMPAポート1Aに送出する。また、副
リード／ライト回路4Bは、副共有メモリ5Bをアクセスし
てデータを読み出し、これを信号線を介してMPAポート1
Aに送出する。
ロック回路3Aと副ロック回路3Bの夫々に対して発行する
と、このロック取得要求はMPAポート1Aを経由して正ロ
ック回路3A及び副ロック回路3Bへ伝送される。そして正
ロック回路3A及び副ロック回路3Bにおける「ロック取
得」状態または「ロック取得待ち」状態はMPAポート1A
を経由してMPAに認識される。ついで、マイクロプログ
ラムMPAがリード要求を正基板2A及び副基板2Bに対して
発行すると、このリード要求とアドレス値はマイクロプ
ログラムMPAポート1Aを通して正リード／ライト回路4A
及び副リード／ライト回路4Bに伝送される。正リード／
ライト回路4Aは、正共有メモリ5Aをアクセスしてデータ
を読み出し、これをMPAポート1Aに送出する。また、副
リード／ライト回路4Bは、副共有メモリ5Bをアクセスし
てデータを読み出し、これを信号線を介してMPAポート1
Aに送出する。
マイクロプログラムMPAがライト要求を正基板2A及び
副基板2Bに対して発行すると、ライト要求コマンド、ア
ドレス値及びライト・データがMPAポート1Aを経由して
正リード／ライト回路4A及び副リード／ライト回路4Bに
伝送される。正リード／ライト回路4A及び副リード／ラ
イト回路4Bは、正共有メモリ5A及び副共有メモリ5Bをア
クセスしてデータの書き込みをする。
副基板2Bに対して発行すると、ライト要求コマンド、ア
ドレス値及びライト・データがMPAポート1Aを経由して
正リード／ライト回路4A及び副リード／ライト回路4Bに
伝送される。正リード／ライト回路4A及び副リード／ラ
イト回路4Bは、正共有メモリ5A及び副共有メモリ5Bをア
クセスしてデータの書き込みをする。
以上はマイクロプログラムMPAからのロック取得要求
に対する処理であったが、マイクロプログラムMPBにつ
いても同様にロック取得要求、リード要求及びライト要
求の夫々を行うことができる。
に対する処理であったが、マイクロプログラムMPBにつ
いても同様にロック取得要求、リード要求及びライト要
求の夫々を行うことができる。
次に、第２図を参照して正ロック回路3A及び副ロック
回路3Bに同一のロック取得情報を保持させる為のロック
取得方法の一例を説明する。
回路3Bに同一のロック取得情報を保持させる為のロック
取得方法の一例を説明する。
まず、正ロック回路3A及び副ロック回路3Bに対し同時
にロック取得要求を発行する（ステップ11）。続いて正
ロック回路3Aでロック取得ができたか否かを判定し（ス
テップ12）、更に副ロック回路3Bでロック取得ができた
か否かを判定する（ステップ13）。副ロック回路3Bがロ
ック取得をできたとき、すなわち二つのロック回路が共
にロック取得をできたときにロック取得成立を判断し
（ステップ14）、ロック取得の成立したマイクロプログ
ラムMPAまたはMPBが共有メモリに対するリード／ライト
権を得る。一方、ステップ12又は13でロック取得ができ
なかった場合、ロック取得要求は撤回（ステップ15）さ
れ、ロック取得不成立が判定され（ステップ16）、共有
メモリに対するリード／ライト権は得られない。
にロック取得要求を発行する（ステップ11）。続いて正
ロック回路3Aでロック取得ができたか否かを判定し（ス
テップ12）、更に副ロック回路3Bでロック取得ができた
か否かを判定する（ステップ13）。副ロック回路3Bがロ
ック取得をできたとき、すなわち二つのロック回路が共
にロック取得をできたときにロック取得成立を判断し
（ステップ14）、ロック取得の成立したマイクロプログ
ラムMPAまたはMPBが共有メモリに対するリード／ライト
権を得る。一方、ステップ12又は13でロック取得ができ
なかった場合、ロック取得要求は撤回（ステップ15）さ
れ、ロック取得不成立が判定され（ステップ16）、共有
メモリに対するリード／ライト権は得られない。
次に、第３図を参照して他のロック取得方法を説明す
る。
る。
まず、正ロック回路3Aに対してのみロック取得要求を
出し（ステップ17）、ロック取得ができたか否かを判定
する（ステップ18）。ロック取得ができない場合は可能
になるまで待ち、取得できた場合にはステップ19に移行
して副ロック回路3Bに対してロック取得要求を発行す
る。ついで副ロック回路3Bのロック取得が行えたか否か
を判定する（ステップ20）。このステップでは、先に正
ロック回路3Aのロック取得を確認しているため、副ロッ
ク回路3Bに故障等の異常がないかぎり必ずロック取得が
成立する（ステップ21）。副ロック回路3Bに故障等の異
常が有ると、ロック取得不成立が判定される（ステップ
22）。
出し（ステップ17）、ロック取得ができたか否かを判定
する（ステップ18）。ロック取得ができない場合は可能
になるまで待ち、取得できた場合にはステップ19に移行
して副ロック回路3Bに対してロック取得要求を発行す
る。ついで副ロック回路3Bのロック取得が行えたか否か
を判定する（ステップ20）。このステップでは、先に正
ロック回路3Aのロック取得を確認しているため、副ロッ
ク回路3Bに故障等の異常がないかぎり必ずロック取得が
成立する（ステップ21）。副ロック回路3Bに故障等の異
常が有ると、ロック取得不成立が判定される（ステップ
22）。
第４図は正ロック回路3Aの故障時の処理を示してい
る。
る。
正ロック回路3A及び副ロック回路3Bが共に正常動作を
しているとき（ステップ23）に、正ロック回路3Aで故障
が発生した場合（ステップ24）、そのことがマイクロプ
ログラムMPA及びMPBに報告される（ステップ25）。マイ
クロプログラムMPA及びMPBは故障を認識する（ステップ
26）と共に、現在のロック取得情報を副ロック回路3Bか
ら取得して処理を続行し（ステップ27）、以後のロック
取得要求を副ロック回路3Bのみに対して発行する（ステ
ップ28）。
しているとき（ステップ23）に、正ロック回路3Aで故障
が発生した場合（ステップ24）、そのことがマイクロプ
ログラムMPA及びMPBに報告される（ステップ25）。マイ
クロプログラムMPA及びMPBは故障を認識する（ステップ
26）と共に、現在のロック取得情報を副ロック回路3Bか
ら取得して処理を続行し（ステップ27）、以後のロック
取得要求を副ロック回路3Bのみに対して発行する（ステ
ップ28）。
このような処理により、正ロック回路3Aに故障が生じ
ても、副ロック回路3Bのみを使用して、共有メモリに対
するリード／ライトが故障を発生する以前ロック取得し
ていたマイクロプログラムMPAまたはMPBによって、故障
後も正常に処理が継続される。
ても、副ロック回路3Bのみを使用して、共有メモリに対
するリード／ライトが故障を発生する以前ロック取得し
ていたマイクロプログラムMPAまたはMPBによって、故障
後も正常に処理が継続される。
第５図は副ロック回路3Bの故障時の処理を示してい
る。
る。
正ロック回路3A及び副ロック回路3Bが共に正常動作を
しているとき（ステップ29）に、副ロック回路3Bで故障
が発生した場合（ステップ30）、そのことがマイクロプ
ログラムMPA及びMPBに報告される（ステップ31）。MPA
及びMPBは故障を認識する（ステップ32）と共に、現在
のロック取得情報を正ロック回路3Aから取得して処理を
続行し（ステップ33）、以後のロック取得要求を正ロッ
ク回路3Aのみに対して発行する（ステップ34）。
しているとき（ステップ29）に、副ロック回路3Bで故障
が発生した場合（ステップ30）、そのことがマイクロプ
ログラムMPA及びMPBに報告される（ステップ31）。MPA
及びMPBは故障を認識する（ステップ32）と共に、現在
のロック取得情報を正ロック回路3Aから取得して処理を
続行し（ステップ33）、以後のロック取得要求を正ロッ
ク回路3Aのみに対して発行する（ステップ34）。
以上、本発明によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものでは無く、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものでは無く、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば、上記実施例では、ロック回路を２個用いて
二重化する例を示したが、２個に限らず任意の数を用い
て多重化を図ることもできる。
二重化する例を示したが、２個に限らず任意の数を用い
て多重化を図ることもできる。
本願において開示される発明のうち、代表的ものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
（１）．すなわち、複数のロック回路に対しロック取得
要求を発行し、複数のロックの全てに対しロック取得が
できたマイクロプログラムがリード・ライト権を得、少
なくとも１つのロック回路でロック取得ができない場合
はロック取得要求を撤回することにより、一方のロック
回路が故障しても他方のロック回路を使用して、誤動作
すること無く処理を続行させることができる。
要求を発行し、複数のロックの全てに対しロック取得が
できたマイクロプログラムがリード・ライト権を得、少
なくとも１つのロック回路でロック取得ができない場合
はロック取得要求を撤回することにより、一方のロック
回路が故障しても他方のロック回路を使用して、誤動作
すること無く処理を続行させることができる。
第１図は本発明によるロック回路のロック取得方式の一
実施例を示すブロック図、 第２図は正ロック回路3A及び副ロック回路3Bに同一のロ
ック取得情報を保持させる為のロック取得処理を示すフ
ローチャート、 第３図は他のロック取得処理を示すフローチャート、 第４図は正ロック回路3Aの故障時の処理を示すフローチ
ャート、 第５図は副ロック回路3Bの故障時の処理を示すフローチ
ャートである。 1A……MPAポート、1B……MPBポート、2A……正基板、2B
……副基板、3A……正ロック回路、3B……副ロック回
路、4A……正リード／ライト回路、4B……副リード／ラ
イト回路、5A……正共有メモリ、5B……副共有メモリ、
MPA,MPB……マイクロプログラム。
実施例を示すブロック図、 第２図は正ロック回路3A及び副ロック回路3Bに同一のロ
ック取得情報を保持させる為のロック取得処理を示すフ
ローチャート、 第３図は他のロック取得処理を示すフローチャート、 第４図は正ロック回路3Aの故障時の処理を示すフローチ
ャート、 第５図は副ロック回路3Bの故障時の処理を示すフローチ
ャートである。 1A……MPAポート、1B……MPBポート、2A……正基板、2B
……副基板、3A……正ロック回路、3B……副ロック回
路、4A……正リード／ライト回路、4B……副リード／ラ
イト回路、5A……正共有メモリ、5B……副共有メモリ、
MPA,MPB……マイクロプログラム。
Claims (2)
- 【請求項１】複数のマイクロプログラムに接続され、該
複数のマイクロプログラムのうちロック取得したマイク
ロプログラムのみに共有メモリに対するリード／ライト
を許可する複数の独立したロック回路のロック取得方法
であって、 前記複数のロック回路に対しロック取得要求を発行し、
前記複数のロック回路の全てに対しロック取得ができた
マイクロプログラムがリード・ライト権を得、少なくと
も１つのロック回路でロック取得ができない場合は前記
ロック取得要求を撤回することを特徴とするロック取得
方法。 - 【請求項２】少なくとも１つのロック回路に障害が発生
したときに当該障害の発生を前記複数のマイクロプログ
ラムが認識し、前記障害が発生したロック回路以外の前
記ロック回路に対してロック取得を行うことを特徴とす
る請求項１記載のロック取得方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63287682A JP2590239B2 (ja) | 1988-11-16 | 1988-11-16 | ロック回路のロック取得方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63287682A JP2590239B2 (ja) | 1988-11-16 | 1988-11-16 | ロック回路のロック取得方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135532A JPH02135532A (ja) | 1990-05-24 |
| JP2590239B2 true JP2590239B2 (ja) | 1997-03-12 |
Family
ID=17720361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63287682A Expired - Fee Related JP2590239B2 (ja) | 1988-11-16 | 1988-11-16 | ロック回路のロック取得方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590239B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008194782A (ja) * | 2007-02-14 | 2008-08-28 | Aisho:Kk | 管材供給装置 |
-
1988
- 1988-11-16 JP JP63287682A patent/JP2590239B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02135532A (ja) | 1990-05-24 |
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