JPH03182958A - 再同期時のバルクメモリ転送 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は複数のコンピュータシステムを同期させる分野
に関し、特に異なるコンピュータシステムのゾーンが相
互にロックステップの状態で動作するように設計された
デュアルゾーンコンピュータシステムの同期化に関する
。

（従来の技術） ２つ以上の同等なコンピュータシステムゾーンを有する
故障許容（フォルト・トレラント）コンピュータシステ
ムでは、各ゾーンがロックステップした状態での完全二
重動作を遠戚するため、起動時または動作中にそれらの
ゾーンを同期させる機構が必要である。動作中における
同期化の必要は、エラーのため一方のコンピュータシス
テムゾーンが動作不能になったり、あるいは一方のゾー
ンを定期点検に付したりするときに生じる。

各ゾーンを同期させる一つの方法では、両方のゾーンつ
まりコンピュータシステム全体を停止し、各ゾーンを同
じ状態にしてから、それらを再始動２ させる。この方法は初期化時や完全なシステム故障時な
ど、故障許容コンピュータシステム全体がすでにダウン
している場合には問題とならないが、一方のゾーンだけ
が動作しているときにコンピュータシステム全体をかな
りの時間動作不能にすることが必要な再同期化方法はい
ずれも、重大な欠点を有する。

故障許容コンピュータシステムは、少しのダウン時間で
も極めて害が太き（またコスト高となる航空交通管制や
核処理プラントの制御など、重要な分野でほとんどの場
合使われている。従ってダウン時間が長引くほど、もた
らされる実際の害または潜在的な害は大きくなる。

事実、複数のゾーンを用いる理論的な根拠自体は、一方
のゾーンだけが適切に動作しなくなったとき、システム
全体が動作不能になるのを避けることにある。つまり、
再同期化のためコンピュータシステム全体をダウンさせ
るよりも、他方の良好なゾーンをできるだけ長い時間動
作させる方に努力が向けられるべきである。

３ 故障許容システムは再び故障許容とするのに、完全多重
ゾーンの機能状態へ戻されねばならないため、動作を停
止させたコンピュータシステムゾーンは一旦修理した後
、動作しているゾーンに再同期されなければならない。

このような再同期化は、多くの理由で困難を伴う。その
一つは、２つのゾーンが同等の状態にある時点、つまり
同期化可能な時点を判定する際の困難である。動作して
いるコンピュータシステムゾーンは絶えず状態が変化し
ているため、動作していないゾーンが動作しているゾー
ンと同じ状態に維持されるのを保証するのが難しい。

困難の別の理由は、各ゾーンが独立なことに原因してい
る。相互に独立に動作する２つまたはそれより多いゾー
ンを有するコンピュータシステムでは、各々のゾーンは
適切な動作を維持するため、メモリリフレッシュ信号な
どそれぞれ独自の内部信号をいくつか発生する。これに
よって、万一他方のゾーンが正しい動作を停止した場合
にも、各々のゾーンが独立に動作するのが許容される。

し４ かし同期化時、その独立動作が厄介な問題になることが
分かっている。動作していないゾーンのメモリフレッシ
ュ信号などの内部信号で、そのゾーンが動作しているゾ
ーンと正しく同期するのを妨げられることがあり得るか
らである。

（発明が解決しようとする課題） 従って、オンラインでの同期化を可能とする多重ゾーン
のコンピュータシステムが必要とされている。またかか
る同期化は、同期化時に動作しているゾーンに加わる妨
害を最小限とずべきである。

（課題を解決するための手段） 本発明は、同期時、動作しているゾーンのメモリシステ
ムの内容と動作しているゾーンのメモリシステムによっ
て受け取られた全ての記憶コマンドを、動作していない
ゾーンのメモリシステムへ転送することによって同期化
の問題を解消する。

メモリ内容が完全に転送されたところで、両ゾーンを同
じ状態へ一時的にリセッｌ−Ｌ、両ゾーン内でオペレー
ティングシステムを再開することによって、同期化が行
われる。

５ すなわち本発明によれば、以下実施例を示し且つここで
概括するように、デュアルゾーンコンピュータシステム
のスレーブゾーンをデュアルゾーンコンピュータシステ
ムのマスターゾーンに同期させる方法で、両方のゾーン
が相互に通信可能であると共に、両方のゾーンがＣＰＵ
とメモリシステムを含んでいる方法が、マスターゾーン
メモリシステムの内容をスレーブゾーンメモリシステム
へ転送するステップ：マスターゾーンメモリシステムの
内容のスレーブゾーンメモリシステムへの転送時に、書
込コマンド及びメモリリフレッシュコマンドを含めマス
ターゾーンメモリシステムによって受け取られた全ての
記憶コマンドを、スレーブゾーンメモリシステムへ転送
するステップ；及びマスターゾーンメモリシステムの内
容のスレーブゾーンメモリシステムへの転送が完了した
後、スレーブゾーンＣＰＵをマスターゾーンＣＰＵと同
じ状態にセットするステップ；を含む。

同期モードと同期化モードの両方で動作可能な本発明に
よるデュアルゾーンコンビュータシステ６ ムは、マスターゾーンとスレーブゾーンを備えている。

スレーブゾーンは、ＣＰＵの状態を決める複数のＣＰＵ
レジスタを含むスレーブゾーンＣＰＵ；該スレーブゾー
ンＣＰＵに接続されると共に、スレーブゾーンＣＰＵか
ら及びスレーブゾーンＣＰＵ以外のソースからの書込及
びメモリフレッシュコマンドを含むアクセスコマンドと
記憶コマンドに応答するスレーブゾーンメモリシステム
；及び該スレーブゾーンメモリシステムに接続され、コ
ンピュータシステムが同期化モードにあるとき、マスタ
ーゾーンから記憶コマンドとデータを受け取るスレーブ
ゾーンクロスリンク手段；を含む。

マスターゾーンは、同じくマスターゾーンＣＰＵの状態
を決める複数のＣＰＵレジスタを含むマスターゾーンＣ
ＰＵ　、該マスターゾーンＣＰＵに接続されると共に、
マスターゾーンＣＰＵから及びマスターゾーンＣＰＵ以
外のソースからの書込及びメモリフレッシュコマンドを
含むアクセスコマンドと記憶コマンドに応答するマスタ
ーゾーンメモリシステム；及びコンピュータシステムが
同期７ 化モードにあるとき、該マスターゾーンメモリシステム
に記憶されたデータと該マスターゾーンメモリシステム
によって受け取られた記憶コマンドとを、スレーブゾー
ンに送るマスターゾーンクロスリンク手段；を含む。

（実施例） 本発明の好適な実施例を詳細に参照するが、この実施例
の具体例は添付図に示されている。

Ａ、システムの説明 第１図は本発明による故障許容コンピュータ・システム
１０のブロック図である。この故障許容コンピュータ・
システム１０はゾーンと呼ぶ重複システムを有している
。通常のモードの場合、２つのゾーン１１と１１’が同
時に動作している。

この重複によって、１つのポイントで故障が発生するこ
とがなく、ゾーン１１または１１′の１つにエラーまた
は故障が発生しても、これによってコンピュータ・シス
テム１０が動作不能にならないことが保証される。さら
に、こうした故障は、これを発生させた装置または構成
要素を動作不能８ にするまたは無視することによって取り除くことができ
る。第１図に示すゾーン１１と１１′は、それぞれ重複
処理システム２０と２０′を有している。しかし、これ
らが重複して設けられていることによって、処理システ
ム以上のことを行うことができる。

第２図は、故障許容コンピュータ・システム■０の物理
的ハードウェアを示し、システムが重複して設けられて
いることを図によって示す。各ゾーン１１と１１′は、
別のキャビネット１１と１２′にそれぞれ内蔵されてい
る。キャビネット１２は、ハンテリ１３、電源調整装置
１４、冷却ファン１６およびＡＣ入力１７を有する。キ
ャビネット１２′はキャビネット１２の構成要素１３．
１４．１６および１７に対応する別の構成要素を有する
。

以下で詳細に説明するように、処理システム２０および
２０′は背面板によって相互に接続された幾つかのモジ
ュールを有する。もし１つのモジュールに故障またはエ
ラーがあれば、このモジ９ コールは、コンピュータ・システム１０を動作不能にす
ることなく、取り外して取り替えることができる。これ
ば、処理システム２０と２０′が物理的に分離され、モ
ジュールがプラグによって挿入されている別の背面板を
有し、相互に独立して動作することができるためである
。従って、これらのモジュールは、一方の処理システム
が動作を継続している間に、他方の処理システムの背面
板から取り外しまたはその背面板にプラグによって挿入
することができる。

好適な実施例の場合、重複処理システム２０および２０
′は同一のものであり、同一のモジュールを内蔵してい
る。したがって、処理システム２０′は同じ動作をする
と理解して、処理システム２０のみを完全に説明する。

処理システム２０は第３図および第４図に詳細に示すＣ
ＰＵモジュール３０を有している。ＣＰＵモジュール３
０は、以下で詳細に説明するクロスリンク経路２５によ
って処理システム２０′のＣＰＵモジュール３０′と相
互に接続されている。

０ クロスリンク経路２５によって、処理システム２０と２
０′との間にデータ転送経路が設けられ、処理システム
２０と２０′が同期して動作することを保証するために
タイ旦ング信号が搬送される。

処理システム２０はまたＩ１０モジュール１００．１１
０、および１２０を有する。Ｉ１０モジュール１００．
１１０．１２０．１００’、１１０’および１２０′は
独立した装置である。第１図、第４図および第１７図は
Ｉ１０モジュール１００を詳細に示す。複数のＩ１０モ
ジュールを図示するが、これらの重複したモジュールは
このシステムによって要求されるものではない。しかし
、このような重複がなければ、ある程度の補償許容度が
失われる。

Ｉ１０モジュール１００．１１０．１２０の各々は、デ
ュアル・レール・モジュール相互接続部１３０および１
３２によってＣＰＵモジュール３０に接続される。モジ
ュール相互接続部】３０と１３２はＩ１０相互接続部と
して機能し、背面板を介して処理システム２０に接続さ
れている。

１ この用途に使用するため、ＣＰＵ４０、メモリ制御装置
７０、クロスリンク９０およびモジュール相互接続部１
３０を有するデータ経路が一方のレールと考えられ、Ｃ
ＰＵ５０、メモリ制御装置７５、クロスリンク９５、お
よびモジュール相互接続部１３２を有するデータ経路が
他方のレールと考えられる。動作が正しく行われている
間は、両方のレールのデータは同じである。

Ｂ、故障許容システムの原理 故障許容コンピュータ・システムＩＯでは、１つのポイ
ントで故障の発生することがないが、その理由は、各構
成要素が重複して設けられているためである。処理シス
テム２０と２０′は、それぞれ故障停止処理システムで
あり、このことは、これらのシステムがサブシステム内
の故障またはエラーを検出し、これらの故障またはエラ
ーが他のサブシステムに制御されない状態で広がること
を防止することができる。しかし、これらの処理システ
ムではＶは、各処理システム内の構成要素が重複して設
けられていないため、１つの点で故２ 障が発生する。

２つの故障停止処理システム２０と２０′は、所定の方
法で動作するある種の構成要素によって相互に接続され
、フェール・セーフ・システムを形成する。故障許容コ
ンピュータ・システム１０として具体化されているフェ
ール・セーフ・システムの場合、たとえ故障停止処理シ
ステム２０および２０′の一方が故障しても、コンピュ
ータ・システムは全体として処理を継続することができ
る。

２つの故障停止処理システム２０と２０′はロックステ
ップ同期で動作すると考えられるが、その理由は、ＣＰ
Ｕ４０．５０．４０′および５０′がこのような同期で
動作するからである。この場合、３つの重要な例外が存
在する。第１の例外は、ブードストラップ法によって両
方の処理装置を同期させる初期化の時に発生する。第２
の例外は、処理システム２０と２０′が２つの異なった
作業負荷で独立して（非同期の状態で）動作する場合に
発生する。第３の例外は、ある種のエラーが処３ 環システム２０と２０′に発生する場合に起こる。

この最後の例外の場合、これらの処理システムの内の一
方のＣＰＵとメモリ素子を動作不能し、これによって同
期動作を終了する。

システムがロックステップＴ１０で動作している場合、
いずれの１つの時間にも、１つのＩ１０装置のみしかア
クセスすることができない。しかし、４つのＣＰＵ４０
．５０．４０′および５０′は全て実質的に同じ時間に
同じデータをこのＩ１０装置から受け取る。以下の議論
では、これらの処理システムのロックステップ同期とは
、１つのＩ１０モジュールのみがアクセスされているこ
とを意味すると理解できる。

重複して設けられた処理システム２０および２０′の同
期は、各システムを決定性を有する機械として取り扱う
ことによって実行され、この場合、これらのシステムは
、同じ入力を受けて同じ既知の状態でスタードし、常に
同じ機械状態に入り、エラーのない場合には、同じ結果
を発生する。

処理システム２０と２０′は同じ構成を有し、同４ し入力を受取、従って、同じ状態を通過する。従って、
両方の処理装置が同期して動作する限り、これらは同じ
結果を発生すると共に同じ状態に入る。もしこれらの処
理システムが同じ状態でなく、または異なった結果を発
生ずれば、これらの処理システム２０と２０′の一方が
故障していると考えられる。そこで修正動作を行うため
には、故障しているモジュールを動作不能にする等して
故障の原因を取り除かなければならない。

エラーの検出は、−船釣に別の処理時間または論理の形
でのオーバヘッドを含む。このようなオーバヘッドを最
小にするため、システムは故障許容動作と調和しながら
、エラへチエツクをできるだけ少ない回数行わなければ
ならない。少なくとも、エラーのチエツクはデータがＣ
ＰＵ３０と３０′から出力される前に行われなければな
らない。そうでなければ、内部処理のエラーによって、
原子炉のような外部システムに正しくない動作が発生す
るが、これは故障許容システムの設計によって防止しよ
うとしている状態である。

５ これ以外にエラーのチエツクを行う理由が存在する。例
えば、故障またはエラーを除去するためには、記憶また
は使用する前に、ＣＰＵモジュール３０および３０′の
受け取ったデータをチエツクすることが望ましい。そう
でなければ、記憶されているエラーのあるデータが後が
アクセスされ、その結果、別のエラーが発生すると、特
にこのエラーのあるデータが一定期間記憶された場合に
は、これらのエラーの最初の原因を見出だすことが困難
または不可能になる。時間が経過することとこれらのエ
ラーのあるデータがその後処理されることによって、エ
ラーの原因を追跡することができなくなる可能性がある
。

検出される前にエラーが記憶されていた時間を指す「エ
ラーの潜伏時間」によって、同様に後で問題が発生ずる
可能性がある。例えば、コンピュータシステムが以前に
発生したエラーによって小さくなったキャパシティで既
に動作している場合に、滅多に使わないルーチンによっ
て潜在するエラーの見付かる場合がある。コンピュータ
のキャ６ パシティが減少している場合、潜在するエラーによって
システムが破壊される場合がある。

更に、処理システム２０および２０′がデュアル・レー
ル・システムになっている場合、データをメモリのよう
な共有の資源である１つのレール・システムに転送する
のに先立って、エラーをチエツクすることが望ましい。

この理由は、このような転送を行った後には最早２つの
独立するデータのソースが存在しないためであり、もし
シングル・レール・システムで後になって何らかのエラ
ーが検出された場合、このエラーを追跡することは、不
可能でないにしても困難になる。

エラー処理の好適な方法が、これと同じ日に出願された
弁理士ドケットＮｏ、ＰＤ８９−２８９／ＤＥＣ−３４
４の発明の名称「ソフトウェアによるエラーの処理」と
いう出願で説明され、これは参考としてここに引用され
ている。

Ｃ，モジュールの説明 ７ を第３図および第４図により詳細に示す。第３図はＣＰ
Ｕモジュールのブロック図であり、第４図はＣＰＵモジ
ュール３０およびＩ１０モジュール１００並びにこれら
の相互接続部のブロック図である。ＣＰＵモジュール３
０および３０′の動作およびこれらに含まれる構成要素
は−・船間に同じであるため、ＣＰＵ３０のみを説明す
る。

ＣＰＵモジュールは、デュアルＣＰＵ４０と５０を内蔵
する。ＣＰＵ４０と５０は当業者に周知の標準的な中央
処理装置である。好適な実施例の場合、ＣＰＵ４０と５
０は本出願の譲受人であるディジタル・エクイップメン
ト会社によって製造されたＶＡＸマイコロプロセッサで
ある。

ＣＰＵ４０と５０に関連するのはそれぞれキャッシュ・
メモリ４２と５２であり、これらはＣＰＵに対して十分
なメモリのサイズを有する標準のキャッシュＲＡＭであ
る。好適な実施例の場合、キャッシュＲＡＭは４Ｋｘ６
４ビツトである。しかし、本発明がキャッシュＲＡＭを
有する必要はない。

８ ２、　メモリ・モジュール ＣＰＵ４０と５０は、最高４つのメモリ・モジュール６
０を共有できることが望ましい。第５図はＣＰＵモジュ
ール３０に接続して示した１つのメモリ・モジュール６
０のブロック図である。

メモリ転送サイクル、ステータス・レジスタ転送サイク
ルおよびＥＥＰＲＯＭ転送サイクルの期間中、各メモリ
・モジュール６０は双方向データ・バス８５を介してプ
ライマリ・メモリ制御装置７０にデータを転送すると共
にこれからデータの転送を受ける。各メモリモジュール
６０は、またそれぞれバス８０および８２を介してメモ
リ制御装置７０と７５からアドレス信号、制御信号、タ
イごング信号およびＥＣＣ信号を受け取る。バス８０お
よび８２のアドレス信号は、ボード信号、バンク信号、
および行アドレス信号と列アドレス信号を含み、これら
によってデータ転送に含まれるメモリ・ボード・アドレ
ス、バンク・アドレス、および行および列アドレスが識
別される。

第５図に示すように、各メモリ・モジュール９ ６０はメモリ・アレイ６００を有する。各メモリ・アレ
イ６００はＤＲＡＭが８バンクのメモリに組織されてい
る標準ＲＡＭである。好適な実施例の場合、高速ページ
・モード型のＤＲＡＭが使用される。

メモリ・モジュール６０には、また！ｌＪｉ卸ロジック
６１０、データ・トランシーバ／レジスタ６２０、メモ
リ・ドライバ６３０、およびＥＥＰＲＯＭ６４０が含ま
れる。データ・トランシーバ／レジスタ６２０によって
メモリ・アレイ６００とデータ・バス８５の双方向デー
タ線との間でデータを転送するためのデータ・バスとデ
ータ・インターフェースが設けられる。メモリ・ドライ
バ６３０は、制御卸ロジック６１０からメモリ・アレイ
６００の各バンクに対して行および列アドレス信号と制
御信号を分配し、ロングワードのデータとその対応する
ＥＣＣ信号をメモリ・ボード信号とバンク・アドレス信
号によって選択されたメモリ・バンクに対して転送する
と共にこれらがそこから転送されることを可能にする。

０ いずれのタイプのＮＶＲＡＭ　（非揮発性ＲＡＭ）であ
ってもよいＥＥＰＲＯＭ６４０によって、オフ・ライン
修理用のメモリ・エラへデータとモジュールのサイズの
ような構成データが記憶される。故障の発生後メモリ・
モジュールが取り外された場合、故障の原因を判定する
ため、記憶されているデータがＥＥＰＲＯＭ６４０から
取り出される。ＥＥＰＲＯＭ６４０は、ド、ライバ６３
０からの行アドレス線を介して、制御ロジック６１０か
らのＥＥＰＲＯＭ制御信号によってアドレスされる。Ｅ
ＥＰＲＯＭ６４０は、３２ビツトの内部メモリ・データ
・バス６４５に対して８ビツトのデータを転送し、ここ
からこのデータを受け取る。

制御ロジック６１０は、メモリ・モジュール６０の素子
に対してアドレス信号を転送すると共に内部タイごング
と制御信号を発生する。第６図に詳細に示すように、制
御ロジック６１２はプライマリ／ミラー指示回路６１２
を有する。

プライマリ／ミラー指示回路６１２は、バス８０と８２
でメモリ制御装置７０と７５から２組１ のメモリ・ボード・アドレス・バンク・アドレス、行お
よび列アＩ−レス、サイクル・タイプ・サイクル・タイ
ミング信号を受け取り、またバス８０と８２でメモリ制
御装置に対して２組のＥＣＣ信号を転送すると共にここ
からこれを受け取る。指示装置６１２の１−ランシーバ
／レジスタによって、これらの信号をバス８０と８２と
の間で授受するバッファとインターフェースが設けられ
る。ステータス・レジスタ６１Ｂに記憶されているプラ
イマリ／ミラへマルチプレクサのビットによって、メモ
リ制御装置７０と７５のいずれがプライマリ・メモリ制
御装置として指定され、いずれがミラへメモリ制御装置
として指定されかが指示され、プライマリ／ミラへマル
チプレクサ信号がステータス・レジスタ６１８から指示
装置６１２に加えられる。

プライマリ／ミラー指示装置６１２よって、制御ロジッ
ク６１０に分配する２組の信号が与えられる。１組の信
号は指定されたプライマリ−・メモリ・ボード・アドレ
ス、バンク・アドレス、行２ および列アドレス、サイクル・タイプ、サイクル・タイ
ミングおよびＥＥＣ信号を含む。他方の組の信号は、指
定されたミラへメモリ・ボード・アドレス信号、バンク
・アドレス信号、列および行アドレス信号、サイクル・
タイプ信号、サイクル・タイミング信号、およびＥＥＣ
信号を含む。

プライマリ／ミラへマルチプレクサ信号は、バス８０と
８２の信号がそれぞれ指定されたプライマリ信号を搬送
する線および指定されたミラー信号を搬送する線に向け
られるか、またはその逆であるかを選択するために指示
装置６１２によって使用される。

バス８０と８２には多数の時間分周多重化双方向線が含
まれている。メモリ転送サイクル、ステータス・レジス
タ転送サイクル、およびＩＥＥＰＲＯＭ転送サイクルの
開始後一定の時間に、データ・ハス７５のデータに対応
するＥＣＣ信号がこれらの時間分周多重化双方向線に載
置される。もしこの転送サイクルが書き込みサイクルで
あれば、メモリモジュール６０はメモリ制御装置からデ
ータと３ ＥＣＣ信号を受け取る。もしこの転送サイクルが読み出
しサイクルであれば、メモリ・モジュール６０はデータ
とＥＣＣ信号をメモリ・モジコ、−ルに転送する。転送
サイクルの他の時間に、アドレス信号、制御信号および
タイ砧ング信号は時間分周多重化双方向線でメモリ・モ
ジュール６０によって受け取られる。メモリ転送サイク
ル、ステータス・レジスタ転送サイクル、および［ＥＰ
ＲＯＭ転送サイクルの始めに、メモリ制御語Ｗ７０と７
５がメモリ・ボード・アドレス、バンク・アドレス、お
よびサイクル・タイプ信号をこれらの時間共有線で各メ
モリ・モジュール６０に転送することが望ましい。

行アドレス信号と列アドレス信号は同じ転送サイクル中
に同じ行および列アドレス線で多重化されることが望ま
しい。先ず、行アドレスがメモリ制御装置によってメモ
リ・モジュール６０に加えられ、約６０ナノ秒後に列ア
ドレスが加えられる。

シーケンサ−６１６は、システム・クロック信号とりセ
ット信号をＣＰＵモジュール３０から入４ ツノとして受け取り、指定されたプライマリ−・サイク
ル・タイミック信号、指定されたプライマリ・サイクル
・タイプ信号、指定されたミラへサイクル・クイくツク
信号、および指定されたミラへサイクル・タイプ信号を
指定装置６１２のトランシーバ／レジスタから受け取る
。

シーケンサ６１６は、種々のタイプのサイクルを実行す
るために必要な多数の制御およびシーケンス・タイミン
グ信号を発生し、これらをメモリ・モジュールに対して
分配する関連したステアリング（ｓｔｅｅｒｉｎｇ）論
理を有するリング・カウンタである。制御およびシーケ
ンス・タイごツク信号は、システム・クロック信号、指
定されたプライマリ−・サイクル・タイミング信号、お
よび指定されたプライマリ−・サイクル・タイプ信号か
ら発生される。

シーケンサ６１６は、またシステム・クロック信号、指
定されたミラへサイクル・タイミック信号、および指定
されたミラへサイクル・タイプ信号から重複した組のシ
ーケンス・タイミング５５ 信号を発生ずる。これらの重複したシーケンス・タイミ
ング信号は、エラーのチックのために使用される。高速
ページモードで多重のロングワードのデータをメモリ・
モジュール６０との間で授受するためには、各組の列ア
ドレスは第１の組でスタードし、１２７２７ナノ次の列
アドレス１２０がこれに続き、各々のロングワードのデ
ータは前のロングワードのデータの後で１２０ナノ秒遅
れてハス８５を横切って移動される。

シーケンサ６１６は、またｔ　ｘ　／　ｒ　ｘレジスフ
制御信号を発生ずる。ｔ　ｘ　／　ｒ　ｘレジスタ制御
信号は、トランシーバ／レジスタ６２０の動作と指定装
置６１２のトランシーバ／レジスタを制御するために発
生される。データの流れの方向は、シーケンサ６１６の
ステアリングロジンクによって央定され、このシーケン
サ６１６ばｔ　ｘ　／　ｒ　ｘ制御信号とシーケンス・
タイミング信号を発生ずることによって、指定されたプ
ライマリ−・サイクル・タイプ信号に応答し、データと
ＥＣＣ信号がメモリ・モジュール６０のトランシーバ／
レジス６ 夕に対して書き込まれるべきであるかまたはここから読
み出されるべきであるか、およびそれらが何時行われる
べきであるかを示す。メモリ書き込みサイクル中、ステ
ータス・レジスタ書き込みサイクル中、および書き込み
サイクル中、データおよびＥＣＣ信号はバス８０．８２
、および８５からトランシーバ／レジスタにラッチされ
、一方メモリ読み出しサイクル中、ステータス・レジス
タ読み出しサイクル中、およびＥＢＰＲＯＭ読み出し・
リーイクル中、データおよびＥＣＣｉ：”、号は、メモ
リ・アレイ６００、ステータス・レジスタ６１８、また
はＥＢＰＲＯＭ６４０からトランシーバ／レジスタにラ
ッチされて、ＣＰＵモジュール３０に出力される。

シーケンサ６１６は、またＥＥＰＲＯＭ制御信号を発生
して、ＥＢＰＲＯＭ６４０の動作を制御する。

メモリ・モジュール６０に存在するタイミング関係はシ
ステム・クロック信号の立ち上がり時間を参考にして決
められるが、このシステム・クロ７ ツク信号は３０ナノ秒の間隔を有している。全てのステ
ータス・レジスタ読み出しおよび書き込めサイクルと１
つのロングワードの全てのメモリ読み出しおよび書き込
みサイクルは、１０システム・クロックの時間内、すな
わち３００ナノ秒内に実行される。メモリ読み出しおよ
び書き込み転送サイクルは、多重化されたロングワード
の転送によって構成されることができる。別のロングワ
ードが転送される毎に、メモリ転送サイクルは４システ
ム・クロックの期間だけさらに延長される。

メモリ・リフレッシュ・サイクルとＥＥＰＲＯＭ書き込
みサイクルを実行するには少なくとも１２システム・ク
ロックの間隔が必要であり、ＥＥＦＲＯＭ読み出しサイ
クルは、少なくとも２０システム・クロックの間隔を必
要とする。

指定されたプライマリ・サイクル、タイミック信号によ
って、シーケンサ６１６はシーケンス・タイミング信号
と制御信号との発生を開始し、これらの信号によって、
メモリ・ボード・アドレス信号によって選択されたメモ
リ・モジュールが要８ 求されたサイクルを実行することが可能になる。

指定されたプライマリ・サイクル・タイミング信号が活
性状態に遷移すると、サイクルが開始される。指定され
たプライマリ・サイクル・タイミング信号が不活性状態
に戻ると、・す′イクルは終了する。

ＣＰＵモジュール３０によって要求されたサイクルが実
行されるに従って、シーケン→Ｕ°６１６によって発生
されたシーケンス・タイミング信号はシーケンサの入力
した異なった状態と関連する。

これらの異なった状態の間のタイミング関係（およびこ
れらの状態の各々に対応するシーケンス・タイミング信
号の間のタイミング関係）を決めるため、シーケンサ６
１６によって入力することのできるディスクリードな状
態がＳＥＱ　　ＩＤＬＥおよび５ＥＱＩないし５ＥＱＩ
　９と識別される。

各状態は、１システム・クロックの間隔（３０ナノ秒）
の間持続する。シーケンサ６１６の行う各々の異なった
状態に対する入力は、システム・クロック信号の立ち上
がり区間によってトリガされ９ る。シーケンサ６１６に状態ＳＥＱ　　ＩＤＬＥおよび
５ＥＱＩないし５ＥＱ１９を入力させるシステム・クロ
ック信号の立ち上がり区間は、これらをシーケンサ６１
６の状態と関連させるために遷移ＴＩＤＬＥおよびＴｌ
ないしＴ１９として表される。すなわち、ＴＮはシーケ
ンサ６１６に状態ＳＥＱ　　Ｎを入力させるシステム・
クロック信号の立ち上がり区間である。

ＣＰＵモジュール３０がメモリ・モジュール６０に１つ
のサイクルを実行させていない場合、指定されたプライ
マリ−・サイクル・タイミング信号は表明されず（ｎｏ
ｔ　ａｓｓｅｒｔｅｄ）　、シーケンサはＳＥＱ　　Ｉ
ＤＬＥの状態のままである。もし制御ロジック６１０と
シーケンサ６１６がこれもまたバス８０でメモリ制御装
置７０から転送されたメモリ・ボード・アドレスによっ
て選択されたメモリ・モジュールに位置しているならば
、シーケンサはメモリ制御装置７０によるバス８０のサ
イクル・タイミング信号の表明に応答してスタードされ
る（状態５ＥＱＩを入力する）。指定された０ プライマリ−・サイクルの活性信号の表明に続く第１シ
ステム・クロック信号の立ち上がり区間は、遷移ＴＩに
対応する。

前に述べたように、メモリ・アレイ６００に対して１つ
のロングワードを授受する場合、そのサイクルは１０シ
ステム・クロックの間隔で実行される。シーケンサはＳ
ＥＱ　　ＩＤＬＥから状態５ＥＱＩないし５ＥＱ９に進
み、Ｓ　Ｅ　Ｑ　　ＩＤＬＨに戻る。

しかし、別のロングワードを転送するためにメモリ読み
出しおよび書き込みサイクルを延長することができる。

メモリ・アレイ６００は、「高速ページ・モードＪＤ、
ＲＡＭを使用することが望ましい。多重化されたロング
ワードの読み出しおよび書き込みを行う期間中、最初の
ロングワードの転送の後に行われるメモリ・アレイとの
データの授受け、列アドレスを繰り返して更新し、ＣＡ
Ｓ（列アドレス・ストローブ）信号を再び発生すること
によって行われる。

多重化されたロングワードの転送サイクルの期１ 間中、これらの列アドレスのこれらの更新を実行するこ
とが可能であるが、その理由は、全てのロングワードが
転送されるまでシステム６１６は、５ＥＱ４から５ＥＱ
７を繰り返して循環するからである。例えば、もし３つ
のロングワードがメモリ・アレイ６００から読み出され
、またはこれに書き込まれているならば、シーケンサは
状態５ＥＱＩＤＬＥ、　　５ＥＱＩ　　、　５ＥＱ２　
、５ＥＱ３　、　ＳＩＥ口４．５ＥＱ５．５ＥＱ６．５
ＥＱ７．５ＥＱ４．５ＥＱ５．５ＥＱ６　、５ＥＱ７　
、５ＥＱ４　、５ＥＱ５　、３８口６．５ＥＱ７．５Ｅ
Ｑ８．５ＥＱ９、および５ＥＱＩ　ＤＬＥを入力する。

メモリ転送サイクルの期間中、指定されたプライマリ・
サイクル・タイミング信号は、遷移Ｔ６の間のシーケン
サ６１６によって監視され、少なくとも１つの別のロン
グワードを転送するため、メモリ読み出しまたは書き込
みサイクルを延長するべきかどうかを決定する。指定さ
れたプライマリ・サイクル・タイミング信号が遷移Ｔ６
中に表明された場合、状態５ＥＱ７にあるシケンサは状
２ 態５ＥＱ８を入力する代わりに状態５ＥＱ４を入力する
ことによって、次のシステム・クロック信号に応答する
。

多重ロングワードの転送の場合、指定されたプライマリ
−・サイクル・タイごング信号は、少なくとも第１Ｔ６
の遷移の１５ナノ秒前に表明され、最後のロングワード
が転送される迄、表明されたままである。最後のロング
ワードが転送されてしまった後でメモリ転送サイクルを
終了するため、指定されたプライマリ・サイクル・タイ
ミング信号が最後のＴ６の遷移の少なくとも１５ナノ秒
前に表明を解かれ、最後のＴ６の伝送の後、少なくとも
１０ナノ秒間表明を解かれたままになる。

メモリ転送サイクルの期間中、指定されたプライマリ列
アドレス信号と指定されたプライマリ列アドレス信号は
、制御ロジック６１０内の指定装置６１２によって別の
時間に１組の時間分周多重化線上でメモリ・ドライバ６
３０に与えられる。

ドライバ６３０の出力はメモリ・アレイ６００のＤＲＡ
Ｍのアドレス入力に加えられ、また指定さ３ れたミラー行および列アドレス信号と比較するため制御
ロジック６１０に戻されてエラーをチックする。状態レ
ジスタ転送サイクルとＥ　Ｆ、　Ｐ　ＲＯＭ転送ザイク
ルの期間中、列アドレス信号は指定の記憶場所を選択す
るために必要ではない。

メモリ転送サイクルの期間中、行アドレス信号はバス８
０と８２の時間を共有する行および列アドレスに与えら
れた最初の信号である。状態ＳＥ口Ｉ　ＤＬＥの期間中
、行アドレス信号は、メモリ制御装置によって行および
列アドレス線で転送され、列アドレスはＴＩの遷移の少
なくとも１５ナノ秒前からＴ１の遷移後の１０ナノ秒ま
で安定した状態にある。次に、列アドレス信号はメモリ
制御装置によって行およびコラムアドレス線で転送され
、列アドレスは、Ｔ３の遷移の１０ナノ秒前からＴ４の
遷移の後１５ナノ秒まで安定した状態にある。メモリ転
送サイクルの期間中に多重ロングワードの転送を行う場
合、続いて発生ずる列アドレス信号は、次に行およびコ
ラムアドレス線で転送され、これらの続いて発生する列
アドレスはＴ６４ の遷移のｌＯナノ秒前からＴ７の遷移の後１５ナノ秒ま
で安定した状態にある。

ジェネレータ／チエッカ６１７はシーケンサ６１６によ
って発生された２組のシーケンス・タイミング信号を受
け取る。更に、指定されたプライマリ・サイクル・タイ
プ信号とバンク・アドレス信号および指定されたミラへ
サイクル・タイプ信号とバンク・アドレス信号が指定装
置６１２によってジェネレータ／チエッカ６１７に転送
される。ジェネレータ／チエッカでは、多数のプライマ
リ制御信号、すなわちＲＡＳ　（行アドレス信号Ｌ　Ｃ
ＡＳ　（列アドレス・ストローブ）およびＷＥ（書き込
みイネーブル）が発生され、プライマリ・シーケンス・
タイどング信号と指定されたプライマリ・サイクル・タ
イプ信号およびバンク・アドレス信号を使用してドライ
バ６３０に分配される。これらの制御信号の重複した組
がジェネレータ／チエッカ６１７によって重複（ミラー
）シーケンス・タイミング信号と指定されたミラへサイ
クル・タイプ信号およびバンク・アドレス５５ 信号から発生される。これらのミラーＲＡＳ、ＣＡＳ、
および書き込みイネーブル信号はエラーのチエツクのた
めに使用される。

プライマリ・サイクル・タンプ信号がメモリ転送サイク
ルが実行中であることを示す場合、プライマリ・バンク
・アドレス信号はメモリ・アレイ６００内のＤＲＡＭの
１つの選択されたバンクを識別する。メモリ・ドライバ
６３０はメモリ・アレイ６００内のＤＲＡＭの各バンク
に対して別々のＲＡＳドライバを有している。ジェネレ
ータ／チエッカ６１７においてプライマリＲＡＳ信号は
、メモリ転送サイクル中に発生され、ジェネレータ／チ
エッカをＲＡＳドライバに接続する線の１つに非多重化
される。その結果、選択されたＤＲＡＭバンクに対応す
るＲＡＳドライバのみがメモリ転送サイクル中に表明さ
れたＲＡＳ信号を受け取る。

リフレッシュ・サイクルの期間中、プライマリＲＡＳ信
号は非多重化されず、表明されたＲＡＳ信号が各ＲＡＳ
ドライバによって受け取られる。

ステータス・レジスタ転送サイクルとｌ１ＥＰＪ７０Ｆ
Ｉ転６ 送サイクルの期間中、バンク・アドレス信号は不必要で
ある。

メモリ・トライバ６３０はまたＣＡＳドライバを有する
。ジェネレータ／チエッカ６１７において、プライマリ
ＣＡＳ信号はメモリ転送サイクルとリフレッシュ・サイ
クルの期間中に発生される。

プライマリＣＡＳ信号は、非多重化されず、表明された
ＣＡＳ信号は各ＣＡＳドライバによって受け取られる。

メモリ書き込みサイクルの期間中、プライマリＷＥ信号
はジェネレータ／チエッカ６１７によって発生される。

表明されたＷＥ信号は、ドライバ６３０によってメモリ
・アレイ６００内の各ＤＲＡＭバンクに加えられる。し
かし、書き込みは選択ささたＤＲＡＭバンクによっての
み実行することが可能でり、このＤＲＡＭバンクはまた
表面されたＲＡＳおよびＣＡＳ信号を受け取る。

本発明の好適な実施例の場合、メモリ転送サイクルの期
間中、プライマリＲＡＳ信号はＴ２の遷移の期間中表明
され、Ｔ３の遷移の少なくとも７ １Ｏナノ秒前から安定し、最後のＴ７の遷移の期間中表
面を解かれる。プライマリＣＡＳ信号は、各Ｔ４の遷移
の前１５ナノ秒間表明され、各Ｔ７の遷移の期間中表明
を解かれる。メモリ書き込みサイクルの期間中、プライ
マリＷＥ信号は、Ｔ３の遷移の期間中表明され、最初の
Ｔ４の遷移の少なくとも１０ナノ秒前から安定し、最後
のＴ７の遷移に期間中表面を解かれる。

プライマリ・サイクル・タイプ信号がメモリ・リフレッ
シュ・サイクルが実行中であることを示す場合、メモリ
・アレイ６００はシーケンサ６１６によって与えられる
プライマリ・シーケンス・タイミング信号に応答して、
ジェネレータ／チエッカ６１７によってメモリ・リフレ
ッシュ動作を実行さされる。これらのリフレッシュ動作
の期間中、ＲＡＳ信号およびＣＡＳ信号が逆の順序でジ
ェネレータ／チエッカによって発生されて分配される。

このリフレッシュ・モードはバンク、行または列に対す
る外部アドレスを必要としない。

転送サイクルの期間中、データがバス８５い転８ 送されている時間に、ＥＣＣ信号はハス８０と８２の時
間分周多重化双方向線で転送される。しかし、これらの
同じ線は転送サイクル中の他の時間に制御信号（例えば
、サイクル・タイプ）およびアドレス信号（例えば、メ
モリ・ボード・アドレスおよびバンク・アトルス）信号
を転送するために使用される。

プライマリ／ミラー指定装置６１２内のトランシーバ／
レジスタはシーケンサ６１６によって加えられるシーケ
ンス・タイくング信号ともｔｘ／ｒｘレジスタ制御信号
に応答する受信機と発信機を有する。シーケンス・タイ
ミング信号とｔｘ／ｒｘレジスタ制御信号は、バス８０
と８２の時間分周多重化双方向線でＥＣＣ信号とアドレ
ス信号および制御信号を多重化することを可能にする。

サイクル・タイプ信号、メモリ・ボード・アドレス信号
およびバンク・アドレス信号のような制御信号とアドレ
ス信号はメモリ制御装置７０と７５によって転送され、
単一の転送サイクルまたは多重ロングワード転送サイク
ルのいずれかの開９ 始時にバス８０と８２の時間を共有した線に与えられる
ことが望ましい。これらの信号はサイクル・タイミング
信号の活性化と同時に遷移を開始しくシーケンサはＳＥ
Ｑ　　ＩＤＬＥ状態にあるが）、Ｔ２の間室定状態にあ
る。従って、指定装置６１２のトランシーバ／レジスタ
において、受信機は起動され、送信機は少なくとも状態
５ＥＱ２の終わり迄そのトリステード・モードにセット
される。

サイクル・タイプ信号は、下記にリストアツブした機能
、すなわちメモリの読み出し、メモリの書き込み、ステ
ータス・レジスタの読み出し、ステータス・レジスタの
書き込み、ＥＥＰＲＯＭの読み出し、ＥＥＰＲＯＭの書
き込み、およびリフレッシュのいずれがサイクル期間中
にメモリ・アサイ６０によって実行されるかを識別する
。指定装置６１２によって受け取られた指定されたプラ
イマリ・サイクル・タイプ信号は、シーケンサ６１６に
加えられ、Ｌ　ｘ　／　ｒ　ｘ　１ｔＩａ制御信号とシ
ーケンス・タイミング信号を発生する場合に使用される
。例えば、データ・トランシーバ／１／ジスク０ ６２０および指定装置６１２のトランシーバ／レジスタ
において、受信機は起動され、送信機は書き込みサイク
ル全体を通してシーケンサ６１６によってトリステード
・モードにセットされる。しかし、読み出し期間中のデ
ータ・トランシーバ／レジスタ６２０および指定装置６
１２のトランシーバ／レジスタの場合、受信機はトリス
テード・モードにセットされ、送信機はサイクル・タイ
プ信号、メモリ・ボード・アドレス信号およびバンク・
アドレス信号がこのサイクルの開始時点で受け取られた
後シーケンサ６１６によって起動される。

適切な実施例の場合、メモリ・アレイ６００に対して授
受されたデータはエラー検出コード（ＥＤＣ）を使用し
て各メモリ・モジュール６０内でチエツクされることが
望ましく、このエラー検出コードはメモリ制御装置７０
と７５によって必要とされるコードと同じであることが
望ましい。

好適なコードは１ピント修正、２ビット検出のエラー修
正コード（ＥＣＣ）であることが望ましい。

１ メモリ書き込みサイクルの期間中、メモリ制御装置７０
は少なくとも１つのロングワードのデータをデータ・ハ
ス８５で転送し、同時に対応する組のＥＣＣ信号をハス
８０で転送する。一方、メモリ制御装置７５は第２組の
ＥＣＣ信号を転送し、これらの信号はバス８２のデータ
・ハス８５のロングワードとまた対応する。

ここで実施されているように、メモリ書き込めサイクル
の期間中、各ロングワード′に対するデータとＥＣＣ信
号がデータ・トランシーバ／レジスタ６２０の受信機に
与えられると共に指定装置６１２のトランシーバ／レジ
スタの受信機に与えられる。データおよびＥＣＣ信号は
Ｔ４の遷移の少なくとも１０ナノ秒前に安定しており、
Ｔ６の遷移後１５ナノ秒後迄安定した状態にあり、これ
らのトランシーバ／レジスタにラッチされる。この時間
の間、メモリ制御装置７０と７５はハス８０と８２の時
間を共有した線にアドレス信号と制御信号を加えない。

メモリ書き込みサイクルの期間中に指定装置２ ６１２によって受け取られた指定されたプライマＩＪＥ
ｃｃ信号とトランシーバ／レジスタ６２０によって受け
取られたロングワードのデータは、メモリ・アレイ６０
０の８つのバンクの各々に於けるＤＲＡＭのデータ入力
とＥＣＣ発生装置６２３に加えられる。発生されたＥＣ
Ｃは比較器６２５によって指定されたプライマリ・ＥＣ
Ｃと比較される。指定されたプライマリ・ＥＣＣ信号は
、また指定されたξラへＥＣＣ信号と共にＥＣＣ比較器
６２５に加えられる。

ここで実施例されているように、メモリ読み出しサイク
ルの期間中、少なくとも１つのロングワードのデータと
対応する組のＥＣＣ信号がメモリ・アレイ６００から読
み出され、データ・トランシーバ／レジスタ６２０と指
定装置６１２のトランシーバ／レジスタにそれぞれ向け
られる。メモリ読み出しサイクルの遷移Ｔ７の期間中、
各ロングワードに対するデータとＥＣＣ信号はメモリ・
アレイ６００から入手可能であり、これらのＩ・ランシ
ーバ／レジスタにラッチされる。このデータ３ はＥＣＣ発生装置６２３に与えられ、その出力はメモリ
から読み出されたＥＣＣと比較される。

ラッチの後、データおよびＥＣＣ信号は、データ・トラ
ンシーバ／レジスタ６２０の送信機と指定装置６１２の
トランシーバ／レジスタの送信機によってデータ・バス
８５とバス８０および８２に与えられる。同じＥＣＣ信
号は、指定装置６１２のトランシーバ／レジスタからメ
モリ制御装置７０とメモリ制御装置７５に転送される。

データバス８５とバス８０および８２で転送されたデー
タとＥＣＣ信号は、Ｔ７の遷移の１５秒後からこれに続
＜Ｔ６の遷移の５ナノ秒前迄（多重ロングワード転送の
場合）またはこれに続＜Ｔ　　ＩＤＬＥ遷移の５ナノ秒
前迄（単一のロングワードの転送または多重ロングワー
ド転送の最後のロングワードの場合）安定した状態にあ
る。この時間間隔の間、メモリ制御装置７０と７５は、
バス８０と８２の時間を共有したアドレス信号と制御信
号を加えない。データ・トランシーバ／レジスタ６２０
の送信機と指定装置６１２のトランシーバ／レジスタ４ の送信機は、これに続＜Ｔ　　ＩＤ１．、Ｅ遷移の期間
中、トリステード・モードにセットされる。

比較器６１４は、制御装置７０から発生ずるアドレス信
号制御装置およびタイミング信号を制御装置７５から発
生するこれらに対応するアドレス信号、制御信号および
タイごング信号と比較するために設けられる。指定され
たプライマリ・サイクル・タイミング信号、サイクル・
タイプ信号、メモリ・ボード・アドレス信号、およびバ
ンク・アドレス信号は、指定されたミラへサイクル・タ
イミング信号、サイクル・タイプ信号、メモリ・ボード
アドレス信号、バンク・アドレス信号、行アドレス信号
、および列アドレス信号と共に指定装置６１２から比較
器６１４に加えられる。指定されたプライマリ行アドレ
ス信号および列アドレス信号はドライバ６３０の出力か
ら比較器６１４に加えられる。そこで両方の組の信号が
比較される。

もし、メモリ制御装置から発生するアドレス信号、制御
信号、およびタイミング信号の間で比較５ のミスがあれば、比較器６１４は適当なエラー信号を発
生する。第６図に示すように、ボード・アトＬ／ス・エ
ラー信号、バンク・アドレス・エラー信号、行アドレス
・エラー信号、列アドレス・エラー信号、サイクル・タ
イプ・アドレス・エラー信号、およびサイクル・タイミ
ング・エラー信号は比較器から発生することができる。

ジェネレータ／チエッカ６１７は、指定されたプライマ
リ・バンク・アドレス信号、サイクル・タイプ信号およ
びサイクル・タイミング信号を使用してシーケンサ６１
６およびジェネレータ／チエッカ６１７によって発生さ
れたプライマリ制御信号およびタイ逅ング信号を、指定
されたミラへバンク・アドレス信号、サイクル・タイプ
信号およびサイクル・タイミング信号を使用して、発生
されたごラー制御信号およびタイミング信号と比較する
。２組のシーケンス・タイミング信号は、シーケンサ６
１６によってジェネレータ／チエッカ６１７に加えられ
る。プライマリＲＡＳ信号、ＣＡＳ信号、およびＷＥ倍
信号、ドライバ６３０６ の出力からジェネレータ／チエッカ６１７に加えられる
。前に説明したように、ミラーＲＡＳ信号、ＣＡＳ信号
およびＷＥ倍信号ジェネレータ／チエッカによって内部
的に発生される。ジェネレータ／チエッカ６１７は、プ
ライマリＲＡＳ信号、ＣＡＳ信号、ＷＥ倍信号よびシー
ケンス・タイミング信号をξラーＲＡＳ信号、ＣＡＳ信
号、ＷＥ倍信号およびシーケンス・タイミング信号と比
較する。

もし、シーケンサ６１６またジェネレータ／チエッカ６
１７から発生する制御信号およびタイミング信号のいず
れかの間に比較のミあれば、ジェネレータ／チエッカは
適当なエラー信号を発生する。第６図に示すように、シ
ーケンサ・エラー信号、ＲＡＳエラー信号、ＣＡＳエラ
ー信号、およびＷＥエラー信号はジェネレータ／チエッ
カ６１７によって発生することかできる。

エラー信号は、比較器６１４およびジェネレータ／チエ
ッカ６１７からアドレス／制御エラへロジック６２１に
加えられる。比較器６１４また７ はジェネレータ／チエッカ６１７から受け取ったエラー
信号に応答して、アドレス／制御エラへロジック６２１
はアドレス／制御エラー信号をＣＰＵモジュール３０に
転送し、アドレス信号・制御信号、またはタイごング信
号のいずれかの間で比較の旦スが発生したことによる故
障を検出したことを示す。アドレス／制御エラー信号は
、エラーを処理するためにメモリ制御装置７０と７５の
エラへロジックに送られる。アドレス／制御エラー信号
をＣＰＵモジュール３０にすることによって、ＣＰＵ／
ＭＥＭ故障が発生ずるが、これは他のセクションで詳細
に論じる。

比較器６１４およびジェネレータ／チエッカ６１７から
のエラー信号は、またステータス・レジスタ６１８に加
えられる。工・ラー信号および故障に関連するアドレス
信号、制御信号、タイミング信号、データ信号およびＥ
ＣＣ信号の全ては、−時的にステータス・レジスタに記
憶され、エラーの診断と修復を可能にする。

本発明の１つの特徴によれば、３２ビツトのデ８ −タ・ハス８５が１本だけＣＰＵモジュール３０とメモ
リ・モジュール６０との間に設けられる。

従って、メモリ・モジュール６０はメモリ制御装置７０
と７５からの２組のデータを比較することができない。

しかし、メモリ制御装置７０と７５によってメモリ・モ
ジュール６０に転送された２つの独立した組のＥＣＣ信
号をチックすることによって、ビットのデータ線の重複
した組を使用することなく、データの１建全１生がメ士
り・七ジュール６０によって検証される。

第６図に示すように、制御ロジック６１０はＥＣＣ発生
装置６２３とＥＣＣ比較器６２５を有する。指定された
プライマリおよびミラーＥＣＣ信号は、指定装置７１２
によってＥＣＣ比較器に加えられる。メモリー書き込み
サイクルの期間中、指定されたプライマリＥＣＣ信号は
、指定されたくラーＥＣＣ信号と比較される。その結果
、メモリ・モジュール６０は、メモリ制御装置７ｏと７
５が一致しているかどうかを検証すると共にメモリー書
き込みサイクルの期間中にメモリ・アレ９ イ６００のＤＲＡＭに記憶されている指定されたプライ
マリＥＣＣ信号が正しいかどうかを検証する。更に、メ
モリー書き込みサイクルの期間中にＤＲＡＭのデータ入
力に与えられたデータは、ＥＣＣ発生装Ｗ６２３に加え
られる。ＥＣＣ発生装置６２３は、このデータ応する１
組の発生されたＥＣＣ信号を発生し、この発生されたＥ
ＣＣ信号をＥＣＣ比較器６２５に加える。指定されたプ
ライマリＥＣＣ信号は発生されたＥＣＣ信号と比較され
、メモリ制御装置７０によってデータ・バス８５に転送
されたデータがメモリ・アレイ６００のＤＲＡＭに記憶
されているデータと同じであるかどうかを検証する。

メモリ読み出しサイクルの期間中、ＤＲＡＭの選択され
たバンクから読み出されたデータはＥＣＣ発生器に与え
られる。発生されたＥＣＣ信号はそこでＥＣＣ比較器に
加えられ、このＥＣＣ比較器は、またＤＲＡＭの選択さ
れたバンクから読み出されて記憶されているＥＣＣ信号
を受け取る。発生され記憶されているＥＣＣ信号は、Ｅ
ＣＣ比較０ 器６２５によって比較される。

もしＥＣＣ比較器６２５によって監視されているＥＣＣ
信号のいずれかの対の間に比較のミスがあれば、ＥＣＣ
比較器は適当なエラー信号を発生ずる。第６図に示すよ
うに、プライマリ／ミラーＥＣＣエラー信号、プライマ
リ／発生されたＥＣＣ信号エラーおよびメモリ／発生さ
れたＥＣＣエラー信号はＥＣＣ比較器によって発生ずる
ことができる。

ＥＣＣ比較器６２５からのこれらのＥＣＣエラー信号は
ステータス・レジスタ６１８に加えられる。ＥＣＣエラ
ー信号の各々およびＥＣＣ故障に関連するアドレス信号
、制御信号、タイミング信号、データ信号、およびＥＣ
Ｃ信号の全ては一時的にステータス・レジスタに記憶さ
れ、エラーの診断と修復を可能にする。

ＥＣＣエラー信号はＥＣＣエラー線上でＥＣＣ比較器６
２５によって表明され、ＣＰＵモジュール３０に転送さ
れ、比較のくスによって発生したＥＣＣの故障を検出し
たことを示す。この比較の１ ミスはメモリ書き込みサイクルの期間中に行われる２つ
のＥＣＣのチエツクの期間中またはメモリ読み出しサイ
クル行われる１つのＥＣＣのチエツクの期間中のいずれ
かで発生ずる可能性がある。

第６図に示すように、ボード選択ロジンクロ２７はメモ
リの背面板からスロット信号を受け取る。

これらのスロット信号によって、各メモリモジュール６
０に対してユニークなスロワ１−・ロケーションが指定
される。ボード選択ロジッチ６２７は、そこでこれらの
スロット信号を指定回路６１２を介してメモリ制御装置
のＩから転送された指定されたプライマリ・ボード・ア
ドレス信号と比較する。もしこのスロット信号が指定さ
れたプライマリ・ボード・アドレス信号と同じであれば
、ボード選択信号がボード選択ロジック６２７によって
発生され、これによって制御ロジック６１０内の他の回
路を動作させる。

３、　メモリ制御装置 メモリ制御装置７０と７５は、ＣＰＵ４０と５０のメモ
リ・モジュール６０および補助メモリ２ 素子に対するアクセスをそれぞれ制御好適な実施例の場
合、ある種のエラー処理動作を実行する。

メモリ制御装置７２に接続された補助メモリ素子はシス
テムＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラッチ
・パッドＲＡＭ４５を有する。ＲＯＭ４３は、診断コー
ド、コンソール・ドライバ・コード、およびブードスト
ラップ・コードの一部のようなある種の標準コードを保
持している。

ＥＥＰＲＯＭ４４は、ＣＰＵ４０の動作中に検出された
エラー情報のような情報を保持するのに使用されるが、
この情報は変更を行う必要がある。が、電源を切った場
合に失われるべきではない。スクラッチ・パッドＲＡＭ
４５は、ＣＰＵ４０によって実行されるある種の動作の
ために使用されると共に、レール・ユニーク情報（例え
ば、ただ１つのＣＰＵ４０または５０に使用することの
できる１つのレールの条件に特有の情報）をゾーン情報
（ＣＰＵ４０と５０の両方がアクセスすることのできる
情報）に変換するために使用される。

等価な構成要素５３．５４および５５がメモリ３ 制御装置７５に接続される。システムＲＯＭ５３、ＥＥ
ＰＲＯＭ５４およびスクラッチ・パッドｌ？ＡＭ５５は
、システムＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスク
ラッチ・パッドＲＡＭ４５とそれぞれ同じであり、同じ
機能を実行する。

第７図ないし第９図は、プライマリ・メモリ制御装置７
０の好適な実施例の詳細を示す。くラへメモリ制御装置
７５は、第７図ないし第９図に示す構成要素と同じ構成
要素を有しているが、動作は若干界なっている。従って
、メモリ制御装置７５の動作と異なっている部分を除い
て、プライマリ・メモリ制御装置７０の動作のみを説明
する。

処理システム２０′内のメモリ制御装置７０′と７５′
は同じ構成要素を有し、それぞれメモリ制御装置７０と
７５と同じように動作する。

第７図に示す構成要素は、プライマリ・メモリ制御装置
７０を介してデータの流れ、アスおよび信号を制御する
。制御ロジ・ンク７００は、メモリ制御語Ｍ７０の受け
取った信号および制御ロジック７００に記憶されている
そのメモリ制御装置の４ ステード・エンジンに従って第７図の種々の構成要素の
状態を制御する。マルチプレクサ７０２は、これらのソ
ースの１つからアドレスを選択する。

これらのアドレスは、受信ａ７０５を介してＣＰＵ３０
から得ることもできるし、第８図を参照して以下で説明
するＤＭＡエンジン８００から得ることもできるし、ま
た再同期化動作の期間中に１つのゾーンから他のゾーン
にある種のバンク・メモリを転送する間に人工的リフレ
ッシュを発生するのに使用されるリフレッシュ再同期化
アドレスから得ることもできる。

ＣＰＵ３０からのデータは、受信［７０５を介して受け
取られＤＭＡからのデータはエンジン８００を介して受
け取られるので、マルチプレクサ７０２の出力はマルチ
プレクサＯの入力である。

マルチプレクサ７１０の出力は、メモリ相互接続部８５
とドライバ７１５を介してメモリ・モジュール６０にデ
ータを与える。ドライバ７１５はミラへメモリ制御モジ
ュール７５と７５′に対して不能にされるが、その理由
は、メモリ・データ５ の１つの組のみが、それぞれメモリ・モジュール６０と
６０′に送られるからである。

メモリ相互接続部８５に送られるデータは、ＣＰＵ３０
からメモリ・モジュール６０に記憶されるべきデータま
たはＤＭＡエンジン８００からメモリ・モジュール６０
に記憶されるべきデータのいずれかを含んでいる。ＣＰ
Ｕ３０からのデータとマルチプレクサ７０２からのデー
タはまたこの経路また受信機７４５とＥＣＣ修正装置７
５０を介してＤＭＡエンジン８００に送られる。

マルチプレクサ７０２からのアドレスは、デマルチプレ
クサ７２０の入力にまた加えられ、このデマルチプレク
サ７２０はこれらのアドレスを４７列アドレス部、ボー
ド／バンク・アドレス部分およびシングル・ボード・ビ
ットに分割する。４７列アドレスの２２ビツトが１１本
の線に多重化される。好適な実施例の場合、２２ビツト
の４７列アドレスがドライバ２１を介してメモリ・モジ
ュール６０に送られる。シングル・ボード・ヒツトはド
ライハフ２２を介してメモリ・モジュール６ ６０に送られることが望ましく、他のボード／バンク・
アドレスピントはＥＣＣ信号と多重化される。

マルチプレクサ７２５は、メモリ制御装置７０に対する
通１：Ｉ；のリフレッシュ命令とＣＰ［Ｊ３０からのサ
イクル・タイプ情報（すなわち読み出し、書き込み等）
およびＤＭＡサイクル・タイプ情報とを結合する。通常
のリフレッシュ命令どリフレッシュ再同期アドレスの両
方によって、メモリ・モジュール６０がメモリ・リフレ
ッシュ動作を開始する。

マルチプレクサ７２５の出力は、デマルチプレクサ７２
０からのボード／バンク・アドレスと共にマルチプレク
サ７３０に対する入力である。マルチプレクサ７３０に
対する他の入力は、ＥＣＣジェネレータ／チエッカ７３
５の出力である。マルチプレクサ７３０は、入力の１つ
を選択し、これをメモリ・モジュール６０に対する時間
分割多重化ＥＣＣ／アドレス線に載置する。マルチプレ
クサ７３０は、これらの時間分割多重化線がボー７ ド／バンク・アドレスと別の制御情報ならびにＥＣＣ情
報を、異なった時間に、搬送するこを可能にする。

ＥＣＣ情報は、受信機７３４を介してメモリ・モジュー
ル６０から受け取られ、入力として［ＥＣＣジェネレー
タ／チエッカ７３５に加えられ、メモリ・モジュール６
０によって発生されたＥＣＣをメモリ制御装置７０によ
って発生されたＥＣＣと比較する。

ＥＣＣジェネレータ／チｙ−ｙカフ３５に対する他の入
力は、マルチプレクサ７４０からの出力である。メモリ
・トランザクションが書き込みトランザクションである
か読み出しトランザクションであるかによって、マルチ
プレクサ７４０はマルチプレクサ７１０からメモリ・モ
ジュール６０に送られたメモリ・データを入力として受
け取るか、または受信機７４５を介してメモリ・モジュ
ール６０から受け取られたメモリ・データを入力として
受け取る。マルチプレクサ７４０は、ＥＣＣジェネレー
タ／チエッカ７３５に対する入力である８ これらのメモリ・データの組の１つを選択する。

ジェネレータ／チエッカ７３５は、次に適当なＥＣＣコ
ードを発生し、このコードは、マルチプレクサ７３０に
送られる以外に、またＥＣＣ修正装置７５０にも送られ
る。好適な実施例の場合、ＥＣＣ修正装置７５０はメモ
リ・モジュール６０から受け取られたメモリ・データ内
の全てのシングル・ビットエラーを修正する。

ＥＣＣチエッカ７５０からの修正されたメモリ・データ
は、次に第８図に示すＤＭＡエンジンに送られると共に
マルチプレクサ７５２に送られる。

マルチプレクサ７５２に対する他の入力は、第９図と関
連して以下で説明するエラー処理ロジックからのエラー
情報である。マルチプレクサ７５２の出力は、ドライハ
フ５３を介してＣＰＵ３０に送られる。

比較器７５５は、マルチプレクサ７１０からメモリ・モ
ジュール６０に送られたデータをこのデータがドライハ
フ１５と受信機７４５を通過した後、このデータのコピ
ーと比較する。チエツクに９ よって、ドライバ７１５と受信機７４５が正しく動作し
ているかどうかを判定する。比較器７５５からの出力は
ＣＭＰエラー信号であり、この信号はこのような比較エ
ラーがあるか無いかを示す。

第９図においてＣＭＰエラへロジックに供給すれる。

第７図の他の２つの構成要素によって、異なった種類の
エラー検出が行われる。構成要素７６０はパリティ−発
生装置である。メモリ制御装置７０によってメモリ・モ
ジュール６ｏに記憶されるべきデータに発生されたかま
たはメモリ・モジュール６０によってメモリ・モジュー
ル６０がら読み出されたデータに発生されたＥＣＣデー
タは、パリティ−発生装置７０に送られる。発生装置７
６０からのパリティ−信号は、ドライバ７６２を介して
、比較器７６５に送られる。比較器７６５は、発生装置
７６０からＥＣＣパリティ−信号を制御装置７５′によ
って発生された等価のＥＣＣパリティ−信号と比較する
。

パリティ−発生装置７７０は、デマルチプレク０ ザ７２０から受け取られた行／列アドレス信号とシング
ル・ピッ１〜・ボード・アドレス信号とについて同じ種
類のチエツクを実行する。パリティ−発生装置７７０か
らのアドレス・パリティ−信号はドライバ７７２によっ
て比較器７７５に送られ、この比較器７７５は制御装置
７５からまたアドレス・パリティ−信号を受け取る。比
較器７６５と７７５の出力はパリティ−・エラー信号で
あり、これらの信号は第９図のエラへロジックに供給さ
れる。

第８図はＤＭＡエンジン８００の基礎を示す。

好適な実施例の場合、ＤＭＡエンジン８００はメモリ制
御装置７０内に位置するが、この場所にある必要はない
。第８図に示すように、ＤＭＡエンジン８００はデータ
・ルータ（ｒｏｕｔｅｒ）　　８１０、ＤＭＡ制御装置
８２０、およびｌ）　Ｍ　Ａレジスタ８３０を有する。

ドライバ８１５と受信ｍ８１６によって、メモリ制御装
置７０とクロスリンク９０との間にインターフェースが
設けられる。

ＤＭＡ制御装置８２０は、制御ロジック７００１ から内部制御信号を受け取り、これに応答して、制御信
号を送ってデータ・ルータ８１０を適当に構成する。制
御装置８２０によって、データ・ルータ８１０が第７図
に示すクロスリンク９０からのデータと制御信号をメモ
リ制御７０回路に送るように、その構成がまた設定され
る。データ・ルータは、その状態信号をＤＭＡ制御制御
８２０に送り、このＤＭＡ制御装置はこの信号を他のＤ
ＭＡ情報と共に第９図のエラへロジックに伝える。

レジスタ８３０はＤＭＡバイト・カウンタ・レジスタ８
３２とＤＭＡアドレス・レジスタ８３６を有する。これ
らのレジスタは、ルータ８１０を介してＣＰＵ４０によ
って初期値にセットされる。

次に、ＤＭＡサイクルの期間中、制御装置８２０はルー
タ８１０を介してカウンタ・レジスタ８３２をインクリ
メントさせアドレス・レジスタ８３６をデクリメントさ
せる。制御装置８２０によって、アドレス・サイクル８
３６の内容がＤＭＡ動作の期間中ルータ８１０と第７図
の回路を介してまたメモリ・モジュール６０に送られる
。

２ 上に説明したように、本発明の好適な実施例の場合、メ
モリ制御装置７０．７５．７０′、および７５′は、ま
たある種の基本的なエラー動作を実行する。第９図は、
このようなエラー動作を実行するハードウェアの好適な
実施例の１例を示す。

第９図に示すように、タイムアウト信号、［ＣＣエラー
信号およびバスのくス比較信号のようなある種のメモリ
制御装置内部信号は、レール（ｒａｉｌ）・エラー信号
、ファイヤーウオール（ｆｉｒｅｗａｌｌ）のくス比較
信号およびアドレス／制御エラー信号のようなある種の
外部信号と同様に、診断エラへロジック８７０に対する
入力である。好適な実施例の場合、診断エラへロジック
８７０はクロスリンク９０と９５を介してシステム１０
の他の構成要素からエラー信号を受け取る。

診断エラーロジック８７０は、エラー信号とメモリ制御
装置７０のベーシック・タイミングから発生された制御
パルス信号からエラへパルスを形成する。診断エラへロ
ジック８７０によって発生されたエラへパルスは、ある
種のタイミン３３ グ信号に従って診断エラへレジスタ８８０の適当なロケ
ーションに記憶されているある種のエラー情報を含む。

システム故障エラへアドレス・レジスタ６５は、エラー
が発生した場合、ＣＰＵ４０と５０が通信を行″ってい
たメモリ・モジュール６０内にアドレスを記憶する。

診断エラへロジック８７０からのエラへパルスはまたエ
ラへカテゴリー化ロジック８５０に送られ、このエラへ
カテゴリー化ロジック８５０はまたサイクル・タイプ（
例えば読み出し、書き込み等）を示す情報をＣＰＵ３０
から受け取る。。この情報およびエラへパルスから、エ
ラへカテゴリー化ロジック８５０はＣＰＵ／１０エラー
、ＤＭＡエラー、またはＣＰＵ／ＭＥＭ故障の存在を判
定する。

ＣＰＵ／Ｔｏエラーは、バス４６のＣＰＵ／ＩＯサイク
ルに直接帰するべき動作上のエラーであり、リセットに
関して以下で説明するように、ハードウェアーによって
修復することが可能である。ＤＭＡエラーは、ＤＭＡサ
イクルの期間中に４ 発生するエラーであり、好適な実施例の場合、主として
ソフトウェアによって処理される。ＣＰＵ／ＭＥＭ故障
は、ＣＰＵの正しい動作またはメモリの内容を保障する
ことのできないエラーである。

エラへカテゴリー化ロジック８５０からの出力は、エン
コーダ８５５に送られ、このエンコーダ８５５は特定の
エラへコードを形成する。このエラへコードは、エラへ
ディスエーブル信号が存在する場合、次にＡＮＤゲード
８５６を介してクロスリンク９０と９５に送られる。

エラへコードを受け取った後、クロスリンク９０．９５
．９０’　、９５’はメモリ制御装置にリトライ要求信
号を送る。第９図に示すように、メモリ制御装置７０の
エンコーダ８９５はサイクル・タイプ情報とエラー信号
〔サイクル・クオリファイヤ（ｑｕａｌｉｆ　１ｅｒｓ
）として纏めてに示される）と共にリトライ要求信号を
受け取る。エンコーダ８９５は、次にシステム故障エラ
へレジスタ８９８に記憶するための適当なエラへコード
を発生する。

５ システム故障エラへレジスタ８９８は、診断エラへレジ
スタ８８０と同じ情報を記憶しない。

システム故障エラへレジスタ８９８とは違って、診断エ
ラへレジスタ８８０はクロスリンク・レールからの１つ
の入力のエラーのようなレール・ユニーク情報およびメ
モリ・モジュール６０内の修正不可能なＥＣＣエラーの
ようなゾーン・ユニーク・データのみを含んでいる。

診断エラへレジスタ８９８は、またエラーの処理に使用
される幾つかのビットを含んでいる。

これらのビットは、所望のメモリ・ロケーションが見当
たらないことを示すＮＸＮビット、所望にＩ１０ロケー
ションが見当たらないことを示すＮＸｌ０ビツト、ソリ
ッド故障ピントおよび過渡的ビットを含んでいる。過渡
的ビットソリッド・ビットはいずれも故障のレベルを示
す。過渡的ビットによって、またシステム故障エラへア
ドレス・レジスタ８６５が凍結される。

第９図は、メモリ・コントローラ・ステータス・レジス
タ８７５を示すが、これは技術的には工６ ラへロジックの一部ではない。レジスタ８７５は、ＤＭ
Ａ比率比率部子７７ＭＡ比率コード・エラへディスエー
ブル部８７８のエラへデスエーブル・コード、およびミ
ラへバス・ドライバ・イネーブル部８７６のミラへハス
・ドライバ・イネーブルコードのようなある種の状態情
報を記憶する。

ＤＭＡ比率コードは、ＤＭＡに割り当てることのできる
メモリ帯域幅の部分を特定する。

エラへデスエーテル・コードによって、ＡＮＤゲード８
５６および従ってエラへコードを不能にする信号が与え
られる。ミラへバス・ドライバ・イネーブル・コードに
よって、ある種のトランザクションに対してミラへバス
・ドライバを動作させる信号を与えられる。

４、　クロスリンク メモリ再同期、ＤＭＡおよびＩ１０動作用のデータは、
クロスリンク９０と９５を通過する。

船釣に、クロスリンク９０および９５によって、ＣＰＵ
モジュール３０、ＣＰＵ士ジュール３０′Ｉ１０モジュ
ール１００．１１０．１２０、およ７ びＩ１０モジュール１１０’、１１０’、１２０’との
間の通信が行われる。（第１図参照）クロスリンク９０
と９５は、第１０図に示すように、並列レジスタ９１０
と直列レジスタ９２０の両方を含む。両方のタイプのレ
ジスタは、本発明の好適な実施例でプロセッサ間の通信
を行うために使用される。通常の動作の期間中、処理シ
ステム２０と２０′は同期され、データはそれぞれクロ
スリンク９０／９５と９０’／９５’の並列レジスタ９
１０を使用して、処理システム２０と２０′との間で交
換され、処理システム２０と２０′が同期されていない
場合、ブードストラッピングの期間中に最も顕著に現れ
るように、データは直列レジスタ９０２によってクロス
リンクの間で交換される。

並列レジスタのアドレスは、メモリ・スペースと違って
Ｉ１０スペースである。メモリ・スペースとはメモリモ
ジュール６０内のロケーションのことである。Ｉ１０ス
ペースとは、１１０および内部システム・レジスタのよ
うなロケーションの８ ことであり、こらばメモリ・モジュール６０内には存在
しない。

１１０スペース内では、アドレスはシステｌ、・アドレ
ス・スペース内に存在するか、ゾーン・アドレス・スペ
ース内に存在するかのいずれかである。「システム・ア
ドレス・スペース」という用語は、システム１０全体を
通してアクセスすることのできるアドレス、すなわち処
理システム２０と２０′の両方によってアクセスするこ
とのできるアドレスのことである。「ゾーン・アドレス
・スペース」という用語は、特定のクロスリンクを含む
ゾーンによってのみアクセス可能であるアドレスのこと
である。

第１０図に示す並列レジスタは、通信レジスタ９０６と
Ｉ１０リセット・レジスタ９０８を有する。通信レジス
タ９０６は、ゾーン間で交換される独特のデータを含む
。このようなデータは、メモリ・ソフト・エラーのよう
な通常ゾーンに特有のデータである（メモリモジュール
６０と６０′が同じエラーを同時に独立して経験すると
いうこ９ とは確率の領域外の出来事である） レジスタ９０６に記憶されるべきデータはユニークなも
のであるため、書き込みの目的のための通信レジスタ９
０６のアドレスは、ゾーン・アドレス・スペースになけ
ればならない。もしそうでなければ、処理システム２０
と２０′は、ロックステップ同期状態にあり同じ一連の
命令を異同時に実行しているため、ゾーン・ユニーク・
データをゾーン１１内の通信レジスタ９０６のみに記憶
することはできず、これらはこの同じデータをゾーン１
１’内の通信レジスタ９０６’　　（図示せず）にも記
憶しなければならない。

しかし、読み出しのための通信レジスタ９０６のアドレ
スは、システム・アドレス・スペース内に存在する。し
たがって、同期動作の期間中、両方のゾーンは同時に１
つのゾーンから通信レジスタを読み出すことができ、次
に他のゾーンから通信レジスタを同時に読み出すことが
できる。

Ｉ１０リセット・レジスタ９０８は、システム・アドレ
ス・スペース内に存在する。このＩ１００ リセット・レジスタは、対応するモジエールがリセット
状態にあるかどうかを示すため、１つのＩ１０モジュー
ルに対して１ピツＩ・を有する。Ｉ１０モジュールがリ
セット状態にある場合、これは効果的にディスエーブル
される。

並列レジスタ９１もまた他のレジスタを有するが、これ
らの他のレジスタの理解は本発明を理解するために必要
ではない。

並列クロスリンク・レジスタ９２０は全てゾーンの固有
のスペース内に存在するが、その理由は、これらが非同
期通信に使用されるが、ゾーンに固有の情報のみを有し
ているかのいずれかであるからである。並列クロスリン
ク・レジスタと並列クロスリンクの目的は、プロセッサ
２０と２０′が例えロック・ステップ同期状態（例えば
、位相ロック状態およびこれと同じ状態）で動作してい
なくても、これらのプロセッサ２０と２０′に通信を行
なわせることである。好適な実施例の場合、幾つかの並
列レジスタがあるが、本発明を理解するためにこれらを
説明する必要はない。

１ 制御および状態レジスタ９１２は、状態および制御フラ
グを含む直列レジスタである。これらのフラグの１つは
Ｏ３Ｒビット９１３であり、これはブードストラビング
のために使用され、対応するゾーンの処理システムがブ
ードストラブ・プロセスが既に終了しているかまたはこ
のシステムが再同期を行ったかのいずれかの理由のため
に、この処理システムが既にそのブードストラブ・プロ
セスを開始したかどうか、またはそのゾーンに対する動
作システムが現在勤作中であるかとうかを示す。

制御および状態レジスタ９１２は、またクロスリンク９
０の現在のモードおよび従って処理システム２０の現在
のモードを識別するためのモード・ビット９１４を有す
る。モード・ビットハ、再同期モード・ビット９１５と
クロスリンク・モード・ビット９１６を含むことが望ま
しい。再同期モード・ビット９１５は、クロスリンク９
０を再同期スレーブ・モードまたは再同期マスタへモー
ドのいずれかにあるものとして識別する。クロ２ スリフク・モード・ビット９１６は、クロスリンク９０
をクロスリンク・オフ・モード、デュプレックス・モー
ド、クロスリンク・マスタへモード、またはクロスリン
ク・スレーブ・モードのいずれかにあるものとして識別
する。

直列レジスタの用途の１つは、状態読み出し動作であり
、この動作によって、１つのゾーンのクロスリンクが他
のゾーンのクロスリンクの状態を読み出すことができる
。状態読み出し要求フラグ９１８を直列制御状態レジス
タ９１２に立°Ｃることによって、状態情報に対する要
求がクロスリンク９０′に送られる。このメツセージを
受け取ると、クロスリンク９０′は、その直列制御およ
び状態レジスタ９１２′の内容をクロスリンク９０に送
り返す。

第１１図は、プライマリ・クロスリンク９０およびミラ
へクロスリンク９５内のルード制御および状態信号（「
制御コード」と呼ぶ）用の構成要素の幾つかを示す。対
応するクロスリンクの構成要素は、好適な実施例では、
クロスリンク９０′３ および９５′内に存在する。これらのコードは、メモリ
制御装置７０と７５およびモジュール相互接続部１３０
．１３２．１３０′および１３２′との間に送られる。

第１２図は、ルード・データおよびアドレス信号を送る
のに使用される好適な実施例のプライマリ・クロスリン
ク９０の構成要素を示す。対応するクロスリンクの構成
要素は、クロスリンク９５．９０′および９５′内に存
在する。

第１１図は、プライマリ・クロスリンク９０とミラへク
ロスリンク９５の両方に対する構成要素を示すが、これ
らの構成要素の間には重要な相互接続部があるため、ハ
ードウェアは同じである。

プライマリ・クロスリンク９０の構成要素と同じミラへ
クロスリンク９５の回路の構成要素は同じ番号で示すが
、くラー制御装置の場合には番号の次に「ｍ」の文字を
付ける。

第１１図および第１２図を参照して、これらの構成要素
はラッチ、マルチプレクサ、ドライバおよび受信機を含
む。ラッチ９３３および９３３ｍ４ のような一部のラッチは遅延要素として動作し、クロス
リンクの正しいタイミングを保証し、これによって同期
を維持する。第１１図に示すように、メモリ制御装置７
０からの制御コードは、ハス８８を介してラッチ９３１
に送られ、次にラッチ９３２に送られる。このよらなラ
ッチを行う理由は、適当な遅れを与えてメモリ制御装置
７０からのデータがメモリ制御装置７０′からのデータ
と同時にクロスリンク９０を通過することを保証するこ
とである。

もしメモリ制御装置７０からのコードがクロスリンク９
０′を介して処理システム２０′に送られるべきであれ
ば、ドライバ９３７が起動される。

メモリ制御装置７０からの制御コードは、またラッチ９
３３を通過してマルチプレクサＣＳＭＵＸＡ９３５に入
る。もし制御コードがクロスリンク９０′からプライマ
リ・クロスリンク９０に受け取られれば、これらの経路
は受信装置９３６を通ってラッチ９３８およびまたマル
チプレクサ９３５に至る。

マルチプレクサ９３５に対する制御コードによ５ って、データのソースが決定される、すなわちこれがメ
モリ制御装置７０からきたものであるかまたはメモリ制
御装置７０′からきたものであるかが決定され、これら
のコードはマルチプレクサ９３５の出力に加えられる。

この出力は、再び正しい遅延目的のため、ラッチ９３９
の記憶され、もしこれらのコードがモジュール相互接続
部１３０に送られるべきであれば、ドライバ９４０が起
動される。

データおよびアドレス信号の経路は、第１２図に示すよ
うに、第１１図に示す制御信号の経路と若干類似してい
る。これらの相違点は、いずれの１つのトランザクショ
ンの期間中においてもデータおよびアドレスはクロスリ
ンク９０と９５を介して１つの方向のみに流れるが、制
御信号はそのトランザクションの期間中に双方向に流れ
るという事実を反映している。これと同じ理由のため、
バス８８と８９のデータ線は双方向であるが、制御方向
は双方向ではない。

バス８８を介してメモリ制御装置７０から供給６ されるデータとアドレスはラッチ９６１に入り、次いで
ラッチ９６２に入り、次いでランチ９６４に入る。第１
１図の場合と同様に、第１２図のラヨチによって同期を
維持するための正しいタイミングが与えられる。メモリ
制御装置７０′から出力されるデータは受信装置９８６
によってバッファされ、ラッチ９８８に記憶され、次に
マルチプレクサＭＵＸＡ９６６の入力に向かう。マルチ
プレクサ９６６の出力は、ラッチ９８６に記憶され、も
しドライバ９６９が起動されれば、モジュール相互接続
部１３０に送られる。

第１１図はメモリ制御装置７２送られるべき制御コード
の経路を示す。モジュール相互接続部１３０からのコー
ドは、先ずラッチ９４１に記憶され、次にマルチプレク
サＣ３ＭＵＸＣ９４２に与えられる。マルチプレクサ９
４２は、また並列クロスリンク・レジスタ９１０から１
ｉｆｔ　？卸コードを受け取り、ラッチ９４３に転送す
るため並列レジスタ・コードまたはラッチ９４１からの
コードのいずれかを選択する。もしこれらの制御コード
が７ クロスリンク９０′に転送されるべきであれば、ドライ
バ９４６が起動される。クロスリンク９０′からのコー
ド（および従ってメモリ制御装置７０′からの制御コー
ド）は受信機９４７いよってバッファされ、ラッチ９４
８に記憶され、入力としてマルチプレクサＣ３ＭＵＸＤ
９４５に加えられる。

マルチプレクサＣ３ＭＵＸＤ９４５は、またラッチ９４
３の内容を記憶しているラッチ９４４の出力を入力とし
て受け取る。

マルチプレクサ９４５は、モジュール相互接続部１３０
からのコードまたはクロスリンク９０’からのコードの
いずれかを選択し、これらの信号を入力としてマルチプ
レクサＣ３ＭＵＸＥ９４９に加える。マルチプレクサ９
４９は、またデコード・ロジック９７０からのコード（
再同期の期間中に発生ずるバルク・メモリの転送のため
に）、直列クロスリンク・レジスタ９２０からのコード
、または所定のエラーコードＥＲＲを入力として受け取
る。マルチプレクサ９４９は、次に適当に制限されてこ
れらの入力の幾つかを選択してラッチ８ ９５０に記憶する。もしこれらのコードがメモリ制御装
置７０に送られるべきであれば、次にトライバ９５１が
起動される。

マルチプレクサ９４９に対する入力であるエラへコード
ＥＲＲの目的ば、レールの１つのエラーによって、レー
ルとしての同じゾーン内のＣＰＵが異なった情報を処理
しないことを保証することである。もしこのようなこと
が発生すれば、ＣＰＵモジュール３０は故障を検出し、
これによってトラスチックだが恐らく必要のないアクシ
ョンが発生ずる。このことを回避するため、クロスリン
ク９０はＥＸＣＬＵＳＩＶＥ　　ＯＲゲード９６０を有
し、このゲードによってマルチプレクサ９４５と９４５
ｍの出力が比較される。もしこれらの出力が異なってい
れば、ゲード９６０によってマルチプレク１す９４９は
Ｅ　ＲＲコードを選択する。

ＥＸＣＬＵＳＩＶＥ　　ＯＲゲード９６０ｍは、同様に
マルチプレクサ９４９ｍにまたＥＲＲコードを選択させ
る。このコードは、エラーが発生しているがＣＰＵモジ
ュールにエラーの発生すること９ は回避されていることをメモリ制御装置７０と７５に示
す。メモリ・モジュール６０に対するシングル・レール
・インターフェースはデータとアドレスに対して同じ結
果を達成する。

第１２図に示すデータとアドレスの流れは第１１図の制
御信号の流れと同じである。モジュール相互接続部１３
０からのデータとアドレスは、ラッチ９７２に記憶され
、次に入力としてマルチプレクサＭＵＸＢ９７４に入力
として加えられる。

並列レジスタ９１０からのデータによって別の入力がマ
ルチプレクサ９７４に加えられる。マルチプレクサ９７
４の出力は、マルチプレクサＭＵＸＣ９７６に対する入
力であり、このマルチプレクサＭＵＸＣ９７６ば、また
もともとメモリ制御装置７０から送られてラッチ９６１
に記憶されているデータとアドレスを受け取る。マルチ
プレクサ９７６は、次にこれらの入力の１つを選択して
ラッチ７９８に記憶する。もしモジュール相互接続部１
３０から入力されたものであれ、メモリ制御装置７０か
ら入力されたものであれ、もしデータ０ とアドレスがクロスリンク９０′に送られるべきであれ
ば、ドライバ９８４が起動される。

クロスリンク９０′から入力されたデータは受信装置９
８６によってバッファされラッチ９８８に記憶されるが
、このラッチ９８８によってまたマルチプレクサＭＵＸ
Ｄ９８２に対する入力が与えられる。マルチプレクサＭ
ＵＸＤ９８２の他方の入力はラッチ９８０の出力であり
、このラッチ９８８はランチ９７８から入力されたデー
タとアトルスを有している。マルチプレクサ９８２は次
にその入力の１つを選択し、こらば次にラッチ９００に
記憶される。もしデータまたはアドレスがメモリ制御装
置７０に送られるべきであれば、ドライバ９２２が起動
される。シリアル・レジスタ９２０からのデータはドラ
イバ９４４を介してメモリ制御装置７０に送られる。

クロスリンク９０を通るデータ、特に第１１図および第
１２図の両方のエクソンレオール（ｘｏｎｒｅｏｌ）素
子を通るデータは、デコード・ロジック９７０、デコー
ド・ロジック９７１、デコードロジック１ ９９６、およびデコード・ロジック９９８によって発生
される幾つかの信号によって制御される。

適当な入力ソースを選択するため、このロジックによっ
て、適当な入力ソースを選択するために、マルチプレク
サ９３５．９４２．９４５．９４９．９６６．９７４．
９７６、および９８２を制御する信号が与えられる。更
に、このデコード・ロジックは、またドライバ９４０．
９４６．９５１．９６９．９８４．９９２、および９９
４を制御する。

制御信号の大部分は、デコード・ロジック９９８によっ
て発生されるが、これらの一部はデコード・ロジック９
７０．９７１．９７０ｍ、９７１ｍ、および９９６によ
って発生される。デコード・ロジック９９８．９７０お
よび９７０ｍは、データとコードがそれ自身のゾーンか
ら受け取られるか他のゾーンから受け取られるかを制御
するのに必要なデータとコードをこのロジックが受け取
ることを保証する位置に持続される。

デコード・ロジック９７１．９７１ｍおよび２ ９６６の目的は、ドライバ９３７．９３７ｍおよび９８
４が適切な状態にセントされることを保証することであ
る。この「初期デコード」によって、データ・アドレス
とコードが全てのケースで適切なりロスリンクに送られ
ることを確認する。このような初期デコード・ロジック
がなければ、クロスリンクは全てそれらのドライバが不
能にされた状態におかれる可能性がある。メモリ制御装
置のドライバがまた不能にされれば、そのクロスリンク
は決してアドレス、データおよび制御コードを受け取ら
ず、そのクロスリンクに接続されているＩ１０モジュー
ルの全てを効率的に不能にする。

デコード・ロジック９７０．９７１．９７０ｍ。

９７１ｍ、および９９８によって発生されたドライバ制
御信号を説明する前に、これらのゾーン、従ってクロス
リンク９０と９５がとることのできる異なったモードを
理解する必要がある。第１３図は、異なった状態Ａない
しＦおよび各モードに対応するこれらの状態を説明する
表である。

開始時およびその他の場合、両方のゾーンは状３ 態Ａにあり、この状態Ａはこれら両方のゾーンに対する
ＯＦＦモードとして知られる。このモードの場合、両方
のゾーンのコンピュータ・システムは独立して動作して
いる。これらのゾーンの１つの動作システムが他方のゾ
ーンのＩｌｏと通信を行う能力を要求し、その要求が受
け入れられた後、これらのゾーンは状態もとＣとして示
されるマスター／スレーブ・モードに入る。このような
モードの場合、マスターであるゾーンは動作しているＣ
ＰＵを有し、そのゾーンおよび他方のゾーンのＩ１０モ
ジュールを制御する。

再同期を開始すると、コンピュータ・システムは状態Ｂ
またはＣのいずれかのマスター／スレーブモードを離脱
し、状態ＥおよびＦとして示される再同期スレーブ／再
同期マスタへモードに入る。これらのモードの場合、マ
スタへゾーンであったゾーンが他方のゾーンのＣＰ　Ｕ
をオン・ラインにする役割を果たす。もし再同期に失敗
すれば、これらのゾーンは前に再同期しようとしたのと
同じマスター／スレーブモードに戻る。

４ しかし、もし再同期が成功すれば、これらのゾーンは状
態りに入り、この状態りは完全デュプレックス・モード
である。このモードの場合、両方のモードはロックステ
ップ同期状態で共に動作する。動作は、ＣＰＭ／ＭＥＭ
の故障が発生する迄、このモードで継続され、この場合
、システムは２つのマスタへスレーブ・モードの１つに
入る。

スレーブはそのプロセッサーがＣＰ、Ｍ／ＭＥＭ故障を
経験したゾーンである。

状態Ｄ、すなわち完全デュプレックス・モードで作動し
ている場合、最も顕著なのはクロック位相エラーである
が、ある種のエラーが発生ずると、システムを２つの独
立した処理システムに分割する必要が生ずる。これによ
ってシステムは状態Ａに戻る。

第１１図および第１２図に示すデコード・ロジック９７
０．９７０ｍ、９７１．９７１ｍ、９９Ｂ（まとめてク
ロスリンク・制御ロジックと称する）は、クロスリンク
・ドライバとマルチプレクサをどのようにして適切な状
態にセットするかを決定５ するため、第１０図に示す再同期モード・ビット９１５
とクロスリンク・モード・ビット９１６にアクセスする
、更に、このクロスリンク・デコード・ロジックは、ま
たデータ・トランザクションの期間中にメモリ制御装置
７０と７５から送られたアドレスの一部を受け取って分
析し、クロスリンク・マルチプレクサとドライバの状態
をどのようにして設定するかをクロスリンク・デコード
・ロジックに対して更に指示すアドレス情報を取り出す
。

マルチプレクサの状態を設定するのに必要な情報は、−
度異なったモードとトランザクションを理解すると、か
なりはっきりする。行うべき唯一の判断はデータのソー
スである。従って、クロスリンク９０と９５がスレーブ
・モードにある場合、マルチプレクサ９３５．９３５ｍ
、および９６６はゾーン１１からデータ・アドレスとコ
ードを選択する。もしクロスリンク９０と９５が完全に
デュプレックス・モードにあり、Ｉｌｏの命令のアドレ
スがゾーン１１の丁／○に接続された装置に６ 対するものであり、影響を受けたマルチプレクサとのク
ロスリンクがクロスオーバへモードにあれば、これらの
マルチプレクサはまた他方のゾーンからデータ、アドレ
スおよびコードを選択する。

クロスオーバへモードの場合、モジュール相互接続部に
送られるべきデータはチエ・ンクのため他方のゾーンか
ら受け取られるべきである。好適な実施例の場合、モジ
ュール相互接続部１３０はゾーン１１のプライマリ・レ
ールからデータ、アドレスおよびコードを受け取り、モ
ジュール接続部は、ゾーン１１′のミラへレールからデ
ータ、アドレスおよびコードを受け取る。または、モジ
ュール相互接続部１３２はゾーン１１’のプライマリ・
レールからデータ、アドレスおよびコードを受け取るこ
とができ、これによって、一方のゾーンのプライマリ・
レールを他方のゾーンのミラへレールと比較することが
可能になる。

マルチプレクサ９４５．９４５ｍ、９Ｂ２は、データの
ソースであるいずれかのゾーンからデータ、アドレスお
よびコードを受け入れるようにセフ シトされる。このことは、全てのクロスリンクが完全に
デュプレックス・モードにあり、データ、アドレスおよ
びコードがＩ１０モジュールから受け取られる場合と、
クロスリンクが再同期スレーブ・モードであり、データ
、アドレスおよびコードが他方のゾーンのメモリ制御装
置から受け取られる場合の両方について、真実である。

もしメモリ制御装置７０および７５からのアドレス情報
が、廠答データとコードのソースがクロスリンク自身の
並列レジスタ９１０であることを示せば、マルチプレク
サ９４２．９４２ｍ、および９７４はこれらのレジスタ
からデータとコードを選択するようにセットされる。同
様に、もしメモリ制御装置７０および７５からのアドレ
ス情報が応答データのソースはクロスリンク自身のシリ
アル・レジスタ９２０であることを示せば、マルチプレ
クサ９４９と９４９ｍはデータとコードをこれらのレジ
スタから選択するようにセットされる。

もしこの情報がメモリ再同期動作期間中の制御８ コードであれば、マルチプレクサ９４９と９４９ｍはデ
コード・ロジック９７０と９７０ｍからデータを選択す
るようにまたセットされ、もしＥＸＣＬＵＳＩＶＥ　　
ＯＲゲード９６０と９６０ｍがクロスリンク９０と９５
を介して転送されたデータの間で比較のミスを識別すれ
ば、ＥＲＲコードを選択するようにセントされる。この
後者の場合、マルチプレクサ９４９と９４９ｍの制御は
、クロスリンクロジックからではなくてＥＸＣＬＵＳＩ
ＶＩＥＯＲゲード９６０と９６０ｍから行われる。マル
チプレクサ９４９と９４９ｍは、クロスリンク・レジス
タ９１０が要求された場合には、これらのレジスタから
コードをまた選択し、これらのコードが要求された場合
には、マルチプレクサ９４５と９４５ｍの出力をまた選
択する。マルチプレクサ９４５と９４５ｍは、それぞれ
マルチプレクサ９４２と９４２ｍからの出力かまたはそ
れぞれクロスリンク９０′と９５′からのＩ１０コード
′かのいずれかを選択する。

マルチプレクサ９７６は、Ｉ１０モジュールと９ のトランザクションの場合には、モジュール相互接続部
１３９からデータとアドレスを選択するか、またはデー
タとアドレスがＩｌｏに対してかまたはメモリの再同期
の期間中かのいずれかにクロスリンク９０′に送られる
べきである場合、メモリ制御装置９０からのデータとア
ドレスを選択するかのいずれかである。

ドライバ９３７と９３７ｍは、クロスリンク９０と９５
がデュプレックス・モード、マスタへモードまたは再同
期マスタへモードにある場合、動作される。ドライバ９
４０と９４０ｍは、ゾーン１１のｌ１０）ランザクジョ
ンの場合に動作される。ドライバ９４６ど９４６ｍは、
クロスリンク９０と９５がデュプレックス・モーｌ−ま
たはスレーブ・モードの場合に動作される。ｌ”ライハ
９５１と９５１ｍは常に動作されている。

ドライバ９６９はゾーン１１に対するｌ１０書き込み期
間中に動作される。トライバ９８４は、クロスリンク９
０がデータとアドレスをゾーン１１′のＩｌｏに送って
いる場合、またはクロス　００ リンク９０が再同期マスタへモードにある場合に動作さ
れる。受信機９８６はクロスリンク９０′からデータを
受け取る。ドライバ９９２と９９４は、データがメモリ
制御装置７０に送られている場合に動作される。ドライ
バ９９４は、シリアル・クロスリンク・レジスタ９１０
の内容が読み出されている場合に動作され、ドライバ９
９２ば全ての他の読み出し期間中に動作される。

５、衾豊澁 両方の処理システム２０と２０′が各々同じ機能を完全
デユープレックス・モードで実行している場合、ＣＰＵ
モジュール３０と３０′が同じ速度で動作を実行するこ
とが避けられない、もしそうでなければ、処理時間の大
部分は、Ｉ’Ｏおよびインタープロセッサのエラーのチ
エツクのために処理システムの２０と２０′を再同期さ
・已ることに消費されてしまう。処理システム２０と２
０′の好適な実施例の場合、これらのシステムの基本的
なりロック信号は相互に同期されて位相ロックされてい
る。故障許容コンピュータ・システム０１ １０は、処理システム２０と２０′に対するクロック信
号の周波数を制御し、各処理システムに対するクロック
信号の間の位相差を最小にするために、タイミング・シ
ステムを有している。

第１４図は、処理システム２０と２０′で実施される本
発明のタイミング・システムのブロック図を示す。この
タイミング・システムは、処理システム２０のＣＰＵモ
ジュール３０の発信器システム２００と処理システム２
０′のＣＰＵモジュール３０′の発振器システム２００
′によって構成される。発振器２００′の構成要素は発
振器２００の構成要素と同じであり、両方の発振器シス
テムの動作は同じである。従って、発振器システム２０
０と２００’の動作が異なっている場合を除いて、発振
器システム２００の構成要素と動作のみを説明する。

第１４図に示すように、発振器システム２００の大部分
、特にディジタル・ロジックはクロスリンク９５内部に
位置しているが、この位置は本発明にとって必要なもの
ではない。発振器システム０２ ２００は電圧制御水晶発振器（ＶＣＸ）２０５を有し、
これは好ましくは、６６．６６　Ｍｈｚの基本発振器信
号を発生ずる。ＶＣＸＯ２０５の周波数は入力の電圧レ
ヘルによって調整することができる。

クロック分配チップ２１０は基本発振器信号を分周し、
全て同じ周波数を有する４つの一次クロックを発生する
ことが望ましい。プライマリＣＰ［Ｉ４０の場合、これ
らのクロックはＰＣＬＫ　　ＬおよびＰＣＬＫＨであり
、これらは相互に論理が反転しているものである。ミラ
ーＣｒ’Ｕ５０の場合、クロック分配チップ２１０はク
ロック信号ＭＣＬＫ　　ＬとＭＣＬＫＨを発生し、これ
らはまた相互に論理が反転しているものである。第１５
図は、これらのクロック信号のタイごングと位相の関係
を示す。クロック信号ＰＣＬＫ　　Ｌ、ＰＣＬＫ　　Ｈ
，ＭＣＬＫ　　Ｍ、およびＭ　ＣＬ　ＫＨは約３３．３
３Ｍｈｚであることが望ましい。クロック・チンプ２１
０は、また第１５図に示ず１６．６６Ｍｈｚの位相ロッ
ク・ループ信号ＣＬＫＣＨをまた発生する。この位相ロ
ック・ループ信号は、こ　０３ の信号をバッファするクロック・ロジック２２０に送ら
れる。

クロック・ロジック・バッファ２２０は、同期に使用す
るため、ＣＬＫＣＨ信号を発振器２００′に送る。発振
器２００′のクロック・ロジック・パンツ７２２０′は
、それ自身のバッファされた位相ロック・ループ信号Ｃ
Ｌ　Ｋ　Ｃ’　　Ｈを発振器２００の位相検出器２３０
に送る。位相検出器２３０は、遅延素子２２５を介して
クロック・ロジック２２０から位相ロック・ループ信号
ＣＬＫＣＨをまた受け取る。遅延素子２２５は、クロッ
ク・ロジック・バッファ２２０′からのケーブル・ラン
（ｃａｂｌｅ　ｒｕｎ）による遅延を概算する。

位相検出器２３０は、その入力位相ロック・ループ信号
を比較して２つの出力を発生する。これらの信号の１つ
は位相差異信号２３５であり、これはループ増幅器２４
０を介してＶＣＸＯ２０５の電圧入力に送られる。位相
差異信号２３５によって、増幅器２４０は信号を発生し
、この位相差異を補償するためにＶＣＸＯ２０５の周波
数を変０４ 換する。

位相検出器２３０の他方の出力は、位相エラー信号２３
６であり、これは可能性のある同期の故障を示す。

第１６図は、位相検出器２３０の詳細図である。

位相検出器２３０は位相比較器２３２と電圧比較器２３
４を有する。位相比較器２３２は、遅延素子２２５から
クロック信号（ＣＬＫＣＨ）を受け取ると共に検出器２
００′から位相ロック・ループ・クロック信号（ＣＬＫ
Ｃ’　　Ｈ）を受け取り、これらの信号の位相差を表す
電圧差として位相差信号２３５を発生する。

もしクロックを同期させる目的のために処理システム２
０が「スレーブ」であれば、スイッチ２４５はｒＳＬＡ
ＶＥ、の位置（すなわち閉）にあり、電圧水準２３５は
、ループ増幅器２４０によって増幅された後、ＶＣＸＯ
２０５の周波数を制御する。もし両方のスイッチ２４５
と２４５′が「マスター」の位置にあれば、処理システ
ム２０と２０′は位相ロックされず、非同期の状態　０
５ で（独立して）動作する。

位相差信号２３５の電圧水準は、また電圧比較器２３４
に対する入力であり、これらの位相差は位相の進みと遅
れの許容範囲を表ず電圧Ｖ　ｒａｆｔおよびＶ　ｒ、、
ｆ２である。もしこの位相差が許容範囲であれば、ＰＨ
ＡＳＥ　　ＥＲＲＯＲ信号は活性化されない。もしこの
位相差が許容範囲以外であれば、ＰＨＡＳＥ　　ＥＲＲ
ＯＲ信号２３６は活性化され、クロック・デコーダ２２
０を介してクロスリンク９５に送られる。

６、　　Ｉ１０モジュール 第１７図はＩ１０モジュール１００の好適な実施例を示
す。このＩ１０モジュール１００の動作の原理は、他の
Ｉ１０モジュールにも同様に適応することができる。

第１８図はファイヤウオール（ｆｉｒｅｗａｌｌ）　１
０００の好適な実施例の構成要素を示す。ファイヤウオ
ール１０００は、第１７図に示すモジュール相互接続部
１３０に対する１６ビツトのバス・インターフェース１
８１０とバス１０２０に接続するた０６ めの３２ビットのハス・インターフェース１８２０を有
する。インターフェース１８１０と１８２０は内部ファ
イヤウオール・ハス１８１５によって接続され、このフ
ァイヤウオール・ハス１８１５ばまたファイヤウオール
ｌ０００の他の構成要素とも相互に接続される。ハス１
８１５は１６または３５ビット幅の並列バスであること
が望ましい。

Ｉ１０モジュール１００はデュアル・レール・モジュー
ル相互接続部１３０と１３２によってＣＰＵモジュール
３０に接続される。モジュール相互接続部の各々は、そ
れぞれファイヤウオール１ｏｏｏと１０１０に接続され
る。通常はファイヤウオール１０００であるが必ずしも
これではない一方のファイヤウオールは、モジュール相
互接続部１３０からバス１０２０にデータを書き込む。

この場合にはファイヤウオール１０１０である他方のフ
ァイヤウオールは、第１８図に示すファイヤウオール比
較回路１８４０を使用して、そのデータをモジュール相
互接続部１３２から受け取った自分自身のコピーとチエ
ツクする。このチエ’７０７ りは有効であるが、その理由は、ＣＰＵモジュル３０と
３０′からＩ　／　Ｏ：ｔジュールに対して書き込まれ
たデータを実質的に同時にファイヤウオール１０００と
１０１０で人手可能にしているこれらのＣＰＵモジュー
ル３０と３０′がロックステップ同期の状態にあるから
である。

ファイヤウオール比較回路１８４０は、ＣＰＵモジュー
ル３０と３０′から受取ったデータのみをチエツクする
だけである。Ｉ１０装置からＣＰＵモジュール３０と３
０′送られたデータは、共通の供給元を有し、従ってチ
エツクを必要としない。

その代わり、Ｉ１０装置から受取られＣＰＵモジュール
３０と３０′に送られるデータは、ＥＤＣ／ＣＲＣ発生
装！１８５０によって実行される周期的冗長性チエツク
（ＣＲＣ）コードのようなエラー検出コード（ＥＤＣ）
によってチエ・ン夕される。Ｅ　Ｄ　Ｃ／ＣＲＣ発生装
置１８５０は、また内部ファイヤウオール・バス１８１
５に接続される。

Ｅ　Ｄ　Ｃ／ＣＲＣ発生装置１８５０は、Ｉ１０装置に
よって使用されるのと同じＥ　Ｄ　Ｃ／ＣＲＣコ　０８ −ドを発生してチエツクを行う。Ｉ１０モジュール１０
０は２つのＥＤＣを発生ずることが望ましい。一方のＥ
ＤＣはまたＥＤＣ／ＣＲＣでもよく、これはモジュール
１００が接続されているアサ−ネット（ＩＥｔｈｅｒｎ
ｅｔ）パケット・ネットワークのようなネットワークに
対するインターフェースに使用される（第１７図の構成
要素１０Ｂに参照）。

他方のＥＤＣは第１７図のディスク・インターフェース
１０７２のようなディスク・インターフェースに使用さ
れる。

ＣＰＵモジュール３０とＩ１０モジュール１００との間
でＥ　Ｄ　Ｃ／ＣＲＣを適応することは必要でないが、
その理由は、モジュールゆ相互接続部が２重になってい
るからである。例えばＣＰＵモジュール３０の場合、ク
ロスリンク９０はモジュール相互接続部３０を介してフ
ァイヤウオール１０００と通信を行い、クロスリンク９
５はモジュール相互接続部１３２を介してファイヤウオ
ール１０００と通信を行う。

アサ−ネット・ネットワーク１０８２から受け　０９ 取られたメツセージは、第１７図に示すネットワーク制
御装置１０８０によってＥＤＣ／ＣＲＣの有効性をチエ
ツクされる。ＥＤＣ／ＣＲＣが完全であるデータは、こ
れもまた第１７図に示すローカルＲＡＭ１０６０に書き
込まれる。ローカルＲＡＭ１０６０内の全てのデータは
、ＤＭＡを使用してメモリ・モジュール６０に転送され
る。

ＤＭＡ制御装置１８９０は転送の調整を行い、ＥＤＣ／
ＣＲＣ発生装置に転送中のＥ　Ｄ　Ｃ／ＣＲＣによって
符号化されたデータの有効性をチエツクさせる。

Ｉ１０装置との大部分のデータの転送はＤＭＡによって
行われる。データはメイン・メモリとＴ１０バツフア・
メモリとの間を移動する。データがメイン・メモリから
Ｉ１０バッファメモリに移動する場合、ＥＤＣ／ＣＲＣ
を付加してもよい。

データがＴ１０バ・ンファメモリからメイン・メモリに
移動する場合、Ｅ　Ｄ　Ｃ／ＣＲＣばチエツクを受けて
メイン・メモリに移動してもよく、または取り除かれて
もよい。データがＴ１０バッフアメ　１０ モリからディスクまたはアサ−ネット・アダプタのよう
な外部装置を介して移動される場合、ＥＤＣ／ＣＲＣは
局部的または離れた位置にある受信ノードでチエツクさ
れてもよく、またはその両方でチエツクされてもよい。

メモリ・データ・パケットは遠くの位置にあるノードま
たはＩ１０モジュールのローカル・インターフェースに
よって発生されたそれらのＥ　Ｄ　Ｃ／ＣＲＣを有して
もよい。

この動作によって、Ｉ１０モジュール１００のようなシ
ングル・レール・システムに存在する、またはこれを介
して転送中のデータがエラー検出コードによってカバー
されることが保証され、このエラー検出コードはこのデ
ータが最終的に通過する通信メディアと少なくとも同じ
くらい信頼性のあることが望ましい。例えば、同期プロ
Ｉ・コールを処理するような異なったＩ１０モジュール
は、適当なプロトコールのＥ　Ｄ　Ｃ７ＣＲＣコードを
発生してチエツクするＥ　Ｄ　Ｃ／ＣＲＣ発生装置を有
することが望ましい。

一般的に、ＤＭＡ制御装置１８９０はアドレスされてい
る共有のメモリ制御装置１０５とローカルＲＡＭ１０６
０に特有のＤＭＡの動作の部分を取扱う。３２ビツト・
バス１０２０は２つの異なったモードで駆動される。Ｄ
ＭＡのセットアツプの期間中、ＤＭＡ制御装置１８９０
は標準非同期マイクロプロセッサ・ハスとしてハス１０
２０を使用する。ＤＭＡの動作が発生するローカルＲＡ
Ｍ１０６０のアドレスは共有のメモリ制御装置１０５０
とＤＭＡ制御装置１８９０に供給される。実際のＤＭＡ
の転送の期間中、ＤＭＡ制御装置１８９０はＤＭＡ制御
線１８９５に非同期の状態でバス１０２０を駆動させる
。共有のメモリ制御装置１０５０はバス・サイクル毎に
３２ビットのデータ・ワードをバス１０２０に転送し、
ＤＭＡ制御装置１０９０はどれくらいの数のワードの転
送が残っているかについての情報を得る。共有のメモリ
制御袋！１０５０は、またローカルＲＡＭ１０６０を制
御して次のＤＭＡアドレスを発生する。

Ｉ１０モジュール（１００，１１０，１２０）はそれら
自身のローカルＲＡＭ１０６０に対する読み出し／書込
み動作を制御する責任を負う。

ＣＰ　Ｕモジュール３０はメモリ・アレイ６０との転送
動作を制御する責任を負う。メモリ制御装置７０と７５
のＤＭＡエンジン８００（第８図に示す）は、ＣＩ）Ｕ
モジュール３０に対するＤＭＡの動作を管理する。この
ような作業の分割によって、いずれかのモジュールのＤ
ＭＡ＋：＋シックの故障がゾーン１１または１１’のい
ずれかの他のモジュールのデータの健在性を低下させる
ことを防止する。

トレースＲＡＭ１８７２はトレースＲＡＭ制御装置１８
７０の機能を以下で詳細に説明する。簡単に言えば、故
障が検出され、ＣＰＵ４０．４０’５０および５０′と
ＣＰＵモジュール３０および３０′がそのことを通知さ
れると、コンピュータ・システム１０全体の種々のトレ
ースＲＡＭが以下で説明するある種の機能を実行する。

トレースＲＡＭとの通信はトレース・バス１０９５で行
われる。トレースＲＡＭ制御装置１８７ｏは、トレース
・バス１０９５からの信号に応答して、トレ　１３ 一スＲＡＭ１８７２に記憶を停止させるかその内容をソ
レース・バス１０９５放出させる。

３２ビツトの並列バスであることが望ましいＩ１０モジ
ュール・バス１０２０は、ファイヤウオール１０００お
よび１０１０に接続されると共にＩ１０モジュール１０
０の他の構成要素にも接続される。共有のメモリ制御装
置１０５０は、Ｉ１０モジュール１００のＩ１０モジュ
ール・バス１０２０にもまた接続される。共有のメモリ
制御装置１１０５０は共有のメモリ・バス１０６５によ
ってローカル・メモリ１０６０に接続され、この共有の
メモリ・バス１０６５は３２ビツトのデータを搬送する
ことが望ましい。ローカル・メモリ１０６０は２５６キ
ロバイトのメモリを有するＲＡＭであることが望ましい
が、このＲＡ　Ｍ１０６０は任意のサイズでよい。共有
のメモリ制御装置１０５０とローカルＲＡＭ１０６０に
よって、Ｉ１０モジュール１００に対する記憶能力が与
えられる。

ディスク制御装置１０７０によって、第１図の　１４ ディスク１０７５および１０７５’のようなディスクに
対して標準のインターフェースが設けられる。ディスク
制御装置１０７０は、ローカルＲＡＭ１０６０に使用す
るためまたはＩ１０モジュール・バス１０２０との通信
を行うために共有のメモリ制御装置１０５０にまた接続
される。

ネットワーク制御装置１０８０はネットワーク・インタ
ーフェース１０８２によってＥＴＩＩＥＲＮＥＴネット
ワークのような標準ネットワークに対してインターフェ
ースを与える。ネットワーク制御装置１０８０は、ロー
カルＲＡＭ１０６０とＩ１０モジュール・ハス１０２０
の両方に対してインターフェースとして機能する共有の
メモリ制御装置１０５０にまた接続される。しかし、Ｉ
１０モジュール・バス１０２０の特定の組織または構造
については何等の要求も存在しない。

ＰＣＩＭ（電源および冷却用インターフェース・モジュ
ール）サポード・ニレメンＩ−１０３０は、Ｉ１０モジ
ュール・ハス１０２０に接続されると共にＡＳＣＩＩイ
ンターフェース１０３に接続される。ＰＣＩＭサボー１
〜・エレメント１０３０によって、処理システム２０は
電源システムの状態（すなわちバッテリ・レボ１．レー
ク等）と冷却システム（すなわちファン）を監視してこ
れらの適切な動作を保証することが可能になる。ＰＣＩ
Ｍサポード・エレメント１０３０は、バッテリの電圧が
許容できない程度に低い等のある種の故障または潜在的
な故障の徴候が存在する場合のみ、メ・７セージを受け
取ることが望ましい。全ての電源および冷却サブシステ
ムを周期的に監視するために、ＣＰ　１Ｍサポード・エ
レメント１０３０を使用することもまた可能である。ま
たは、ＰＣＩＭザボード・エレメント１０３０は、直接
ファイヤウオール１０００と１０１０に接続されてもよ
い。

診断マイクロプロセッサ１１００が、またＩ１０モジュ
ール・ハス１０２０に接続される。−船釣に、診断マイ
クロプロセッサ１１００は、故障が検出された場合、ト
レースＲＡＭ１８７２のようなトレースＲＡＭからエラ
へチエツク情報を集めるために使用される。このデータ
は、それぞれファイヤウオール１０００と１０１０を介
してトレース・バス１０９５と１０９６に集められると
共にモジュール・ハス１０２０を介してマイクロプロセ
ッサ１１００に集められる。

Ｄ、インタープロセッサとインターモジュールの通信 １、　データ経路 コンピュータ・システム１０の構成要素は、それら自身
によって故障許容システムを構成するものではない。正
常な動作の期間中および故障の検出と修正の動作の期間
中に通信を可能にする通信経路とプロトコールが必要で
ある。このような通信号に対するキーは、クロスリンク
経路２５である。クロスリンク経路２５は、並列リンク
、直列リンク、および既に説明したクロック信号によっ
て構成される。これらは１９図に示される。並列リンク
は、２組の同じデータおよびアドレス線、制御線、割り
込み線、符号化エラー線、および１本のソフト・リセッ
ト・リクエスト線を有する。

データおよびアドレス線と制御線は、モジュール　１７ 相互接続部１３０と１３２（または１３０′と１３２’
）またはメモリ・モジュール６０　（６０’からＣＰＵ
モジュールの間で交換される情報を有している。

割り込み線は、Ｉ１０サブシステム（モジュール１００
．１１０，１２０．１００’、１１０’および１２０′
）で使用可能な割り込み水準の各々に対し１本の線を有
することが望ましい。これらの線はクロスリンク９０．
９５．９０′、および９５′によって共有される。

符号化エラー線は、両方のゾーンに対するコンソールｒ
ＨＡＬＴＪ要求を同期させる複数のコードを有すること
が望ましく、これらの複数のコードの１つは両方のゾー
ンに対してＣＰＵエラーを同期させるコード、１つは他
方のゾーンに対してＣＰＵ／メモリの故障の発生を示す
コード、１つは両方のゾーンに対してＤＭＡエラーを同
期させるコード、および１つはクロック位相エラーを示
すコードである。各ゾーン１１または１１’からのエラ
ー線は、ゾーン１１に対するＯＲゲード） 　１８ １９９０またはゾーン１１′に対するＯＲゲード１９９
０’のようなＯＲゲードに対する入力である。各ＯＲゲ
ード２の出力によって、他方のゾーンのクロスリンクに
対する入力が与えられる。

欠陥許容処理システム１０は、過渡的な故障に関係なく
デュアル・レール・システムとしてｔｊＪＪ　作を継続
するように設計されている。Ｉ１０ザブシステム（モジ
ュール１００．１１０．１２０．１００’、１１０’、
１２０’　）は、また過渡的なエラーまたは故障を経験
しても動作を継続することができる。好適な実施例の場
合、ファイヤウオール比較回路１８４０の検出したエラ
ーによって、同期化されたエラへレポードがＣＰＵの管
理する動作（こ関して経路２５を介して行われる。

ＣＰＵ３０と３０′のハードウェアは経路２５を介して
同期化されたソフト・リセットを行い、故障のある動作
をもう一度行う。ＤＭＡの管理する動作の場合、同じエ
ラーの検出によって、同期割り込みが経路２３５を介し
て行われ、ＣＰＵ４０．５０．４０′、および５０′の
ソフトウェアはＤＭＡの動作を再び開始する。

ある種の過渡的なエラーは、動作を完全デ、〜ブレンク
スの同期形態で継続するように直ちに修復されるもので
はない、例えば、メモリ・モジュール６０に制御エラー
が発生すると、その結果メモリ・モジュール６０に未知
のデータが生じる。この場合、ＣＰＵとメモリ・エレメ
ントは最早フェール・セーフ・システムの一部として信
頼性のある機能は果たすことはできず、従ってこれらを
取り外さなければならない。メモリ・アレー６０はそこ
で、ＣＰＵとメモリ・エレメントが再びメモリに取り付
けられる前に、メモリの再同期を行わなければならない
。経路２５の符号化エラー線のＣＰＵメモリ故障コード
は、ＣＰＵ３０のＣＰＵとメモリ・エレメントが故障し
ていることをＣＰＵ３０′に知らせる。

サイクル・タイプ、エラへタイプおよび準備完了状態の
組み合わせを示す制御線によって、ＣＰＵモジュール（
３０および３０′）とＩ１０モジュールとの間にハンド
シェーキングが行われる。上で説明したように、実行さ
れているバス動作のタイプがサイクル・タイプによって
決められる。すなわち、これらは、ＣＰＵ　　Ｉｌｏの
読み出し、ＤＭＡの転送、ＤＭＡのセットアツプまたは
割り込みベクトルの要求である。エラへタイプによって
ファイヤウオールの比較ミスまたはＣＲＣのエラーが決
められる。「準備完了」のメツセージはＣＰＵとＩ１０
モジュールとの間に送られて要求された動作の完了を示
す。

シリアル・クロスリンクは状態読み出しのためのシリア
ル・データの転送、ループバック、およびデータの転送
を行うために２本の線を２組有している。

交換されるクロック信号は、位相ロック・クロック信号
ＣＬＫＣＨとＣＬＣＫ’　　Ｈ（遅延した）。である。

第２０Ａ図乃至第２０Ｄ図は、異なった動作期間中にデ
ータが通過するＣＰＵモジュール３０および３０′とＩ
１０モジュール１００および１００′の構成要素のブロ
ックを示す。これらの構成要素　２１ の各々は前に説明したものである。

第２０Ａ図は、共有のメモリ制御装置１０５０（１０５
０’）からのレジスタ・データのＣＰＵのＩ１０レジス
タによる読み出し動作のようなＩ１０モジュール１００
からのデータの一般的なＣＰＵ　　Ｉｌｏによるデータ
読み出し動作のためのデータ経路を示す。このような動
作はローカル・データの読み出しと呼び、これをローカ
ル・メモリ１０６０からのＤＭＡによるデータの読み出
しと区別し、このローカル・メモリ１０６０は通常内部
装置の制御装置からのデータを有している。

ローカル・データは共有のメモリ制御装置１０５０（１
０５０’）を介して転送されるようにローカルＲＡＭ１
０６０　（１０６０”）に８己１，０されているものと
仮定する。経路が１つの場合、データはファイアウオー
ル１０００、モジュール相互接続部１３０を介してクロ
スリンク９０に流れる。第１２図から分かるように、ク
ロスリンク９０はファイアウオール　１０００からメモ
リ制御装置９０に流れるデータを遅延させ、その結果、
クロ　２２ スリツク９０′に対するデータは、データがメモリ制御
装置７０に加えられるのと同時に、このメモリ制御装置
７０に加えられ、従って、処理システム２０と２０′が
同期状態のままであることが可能になる。このデータは
、次に内部ハス４６と４０′によってメモリ制御装置７
０および７０′からＣＰＵ４０および４０′に進む。

同じ経路を使用してＣＰＵ５０と５０′にデータを読み
込む。共有のメモリ制御装置１０５０からのデータはフ
ァイヤウオール１０１０を介してクロスリンク９５に進
む。この時、データはクロスリンク９５′と遅延装置を
介してクロスリンク９５の内部の両方に流れる。

ＣＰＵｌ０読み出し動作は、また共存のメモリ制御装置
１０５０’とＩ１０装置１００′のローカルＲＡＭを介
して処理システム２０′のＩ１０処置から受け取られた
データに対してもまた実行されることができる。

Ｉ１０モジュール１００．１１０、および１２０は同じ
ものであり、それぞれＩ１０モジュール１００’、１１
０’　　　１２０’に対応するが、対応するＩ１０モジ
ュールはロックステップ同期状態にはない。ＣＰｔＪ　
　Ｉ１０読み出しのためメモリ制御装置１０５０’　と
ローカルＲＡＭ１０６０’行う使用して、データは先ず
クロスリンク９０′と９５′に進む。残りのデータ経路
はメモリ制御装置１０５０からの経路と同じである。デ
ータはクロスリンク９０′と９５′からメモリ制御装置
７０′と７５′を経由して最終的にそれぞれＣＰＵ４０
′と５０′に進む。同時に、データはそれぞれクロスリ
ンク９０と９５を横切って進み、次に遅延エレメントを
経由しないでそれぞれＣＰ　ｔＪ４０と５０に進み続け
る。

第２０Ｂ図は、ローカル・データのＣＰＵ　　１１０書
き込み動作を示す。このようなローカル・データばＣＰ
Ｕ４０．５０．４０′および５０’からＩ１０モジュー
ル１００のようなＩ１０モジュールに転送される。この
ような動作の１つの例は、共有のメモリ制御装置１０５
０におけるレジスタＡに対する書き込みである。ＣＰＵ
４０によって転送されるデータは同じ経路に沿って進む
が、その方向はＣＰＵ　　Ｉｌｏの読み出し期間中のデ
ータの方向と逆の方向である。特に、このようなデータ
はバス４６、メモリ制御装置７０、種々のラッチ（同期
を行うため）、ファイヤウオール１０００、およびメモ
リ制御装置１０５０を通過する。ＣＰＵ５０’からのデ
ータは、またＣＰＵ１１０の読み出しの経路を逆の方向
に流れる。特に、このようなデータは、バス５６′、メ
モリ制御装置７５′クロスリンク９５′クロスリンク９
５を経由しくファイヤウオール１０１０に行く。

上で述べたように、ファイヤウオール１０００と１０１
０はＩｌｏの書き込み動作の期間中にデータをチエツク
して記憶する前にエラーを調べる。

書き込みが他方のゾーンのＩ１０モジュールに対して行
われる場合、同じ動作が行われる。しかし、ＣＰＵ５０
と４０′からのデータがＣＰＵ５０′と４０からのデー
タの代わりに使用される。

ＣＰＵ５０と４０′からのデータは対称の経路を介して
共有のメモリ制御装置、　１０５０　’に転送　２５ される。ＣＰＵ５０と４０′からのデータはファイヤウ
オール１０００’　と１０１０’によって比較される。

Ｉ１０書き込みデータに対してサービスを行うために異
なったＣＰＵの対が使用される理由は、完全デュプレッ
クス・システムで正常に使用している期間中に全てのデ
ータ経路をチエツクするためである。各ゾーンに対する
インターレール・チエツクはメモリ制御装置７０．７５
．７０′および７５′で前に実行された。

第２０Ｃ図は、ＤＭＡ読取り動作に対するデータ経路を
示す。メモリ・アレイ６００からのデータは、同時にメ
モリ制御装置７０と７５に入り、次いでクロスリンク９
０と９５に入る。クロスリンク９０はファイヤウオール
１０００に転送されたデータを遅延させ、その結果、ク
ロスリンク９０と９５′からのデータは実質的に同じ時
間にファイヤウオール１０００と１０１０に到着する。

ＣＰＵ　　Ｉ１０書き込み動作と同様に、種々のクロス
リンクに対するデータの４つのデータ／コピーが存在す
る。ファイヤウオールでは２つのコ　２６ ピーのみが受け取られる。ゾーン１１に対する読み出し
を実行する場合には、異なった対のデータが使用される
。ＤＭＡの書き込み動作に対するデータ経路は第２０Ｄ
図に示され、ごれらはＣＰＵ１１０の読み出しに対する
データと同じである。

特に、共有のメモリ制御装置１０５０’からのブタは、
ファイアウオール１０００′、クロスリンク９０′　（
遅延を伴う）、メモリ制御装置７０′を経由してメモリ
・アレイ６００′に進む。同時に、このデータは、ファ
イヤウオール１０１０’クロスリンク９５′　（遅延を
伴う）およびメモリ制御装置７５′を通過し、この時こ
れはインターレール・エラへチエツクの期間中にメモリ
制御装置７０′からのデータと比較される。ＣＰＵ１１
０の読み出しの場合のように、ＤＭＡ書き込み動作中の
データは、共有のメモリ制御装置１０５０を介して交互
に同じ動作に入ってもよい。

クロスリンク９０′からのデータは、またクロスリンク
９０とメモリ制御装置７０を通過してメモリ・アレイ６
００に行く。クロスリンク９５′からのデータは、クロ
スリンク９５とメモリ制御装置７５を通過し、この時こ
れは同時に行われるインターレール・チエツクの期間中
にメモリ制御装置７０′からのデータと比較される。

第２０Ｅ図は、メモリ再同期（ｒｅｓｙｎｃ）動作のた
めのデータ経路を示す。この動作の場合、メモリ・アレ
イ６０と６０′の両方の内容は、相互に同じように設定
されなければならない。メモリの再同期の場合、メモリ
・アレイ６００′からのデータは、ＤＭＡに制御されて
メモリ制御装置７０′と７５′を通過し、次にそれぞれ
クロスリンク９０′と９５′を通過する。このデータは
、次にメモリ６００アレイに記憶される前に、それぞれ
メモリ制御装置７０と７５に入る。

２、　リセット システム１０に関する上記の議論は、リセットに関する
多くの異なった必要性を考慮して行われた。議論しなか
ったある種の場合には、リセットは、電源が最初にシス
テム１０に印加される場合等の標準的な機能のために行
われる。多くのシステムは１つのリセットを有し、この
リセットは常にプロセッサをある所定の状態または最初
の状態にセットし、従ってプロセッサの命令の流れを中
断する。しかし、大部分の他のシステムと異なって、シ
ステムｌＯのリセットは、もし絶対的に必要でなければ
、ＣＰＵ４０．４０’、５０および５０′による命令の
実行の流れに影響を及ぼさない。更に、システムＩＯの
リセットは、正常な動作を回復するためにリセットされ
る必要のある部分のみに影響を及ぼす。

システム１０のリセットの他の特徴は、これらのリセッ
トの抑制である。故障許容システムの最も重要な考慮す
べき事項の１つは、もしある機能が故障しても、その機
能はシステムの動作を停止してはならないことである。

この理由のため、システムのいかなる１つのリセッｉ・
も、ゾーン１１と１１’が直接に脇力しないなら、ゾー
ン１１と１１′の両方の構成要素を制御することはでき
ない。従って、完全デュプレックス・モードで動作して
いるの場合、ゾーン１１内の全てのリセット　２９ はゾーン１１′内のリセットとは独立している。

しかし、システムＩＯがマスター／スレーブ・モードに
ある場合、スレーブゾーンはマスターゾーンのリセット
を使用する。更に、システム１０内のいかなるリセット
もメモリ・チップの内容に影響を及ぼさない。従って、
キャッシュ・メモリ４２及び５２、スクラッチ・パッド
・メモリ４５および５５またはメモリ・モジュール６０
のいずれもリセットによっていかなるデータも失うこと
はない。

システム１２は３つのクラスのリセット、すなわち、「
クロック・リセットｊ　「ハード・リセット」、および
「ソフト・リセット」があることが望ましい。クロック
・リセットはゾーン内の全てのクロック位相発生器を再
編成する。ゾーン１１内のクロック・リンセトはまたＣ
ＰＵ４０と５０、およびメモリ・モジュール６０をイニ
シアライズする。クロック・リセットは、これらのモジ
ュールのクロック位相発生器を再編成する以外にモジュ
ール相互接続部１３０と１３２に影響を及ぼさ　３０ ない。システムＩＯがマスター／スレーブモードにある
場合でさえ、スレーブ・ゾーンでクロック・リセットを
行っても、これはマスターゾーンのモジュール相互接続
部からスレーブ・ゾーンのモジュール相互接続部に対す
るデータの転送を妨げない。しかし、ゾーン１１′でク
ロック・リセットを行うと、ゾーン１１′内の対応する
構成要素がイニシアライズされる。

−ｉ的に、ハード・リセットを行うと、全ての状態デバ
イスとレジスタはある所定の状態または最初の状態に戻
る。ソフト・リセットを行うと、状態エンジンと一時的
に記憶を行うレジスタのみがそれらの所定の状態または
最初の状態に戻るだけである。１つのモジュール内の状
態エンジンはそのモジュールの状態を決める回路である
。エラー情報と構成データを有するレジスタはソフト・
リセットによって影響を与えられない。更に、システム
１０は、処理を継続するために、再びイニシアライズさ
れる必要のある構成要素のみをリセットするために同時
にハード・リセットとソフト・リセットの両方を選択的
に行う。

ハード・リセ、ットはシステム１０をクリアし、従来の
システムと同様に、システム１０を既知の構成に戻す。

ハード・リセットは、ゾーンが同期されるべき場合また
はＩ１０モジュールをイニシアライズまたも；Ｌ不能に
するべき場合に、電源を印加した後、使用される。シス
テム１０の場合、４つのハード・リセット、すなわち、
「パワーアップ・リセッｌ−Ｊ、ｒｃＰＵＣＰＵハード
・ノド」、「モジュール・リセット」、及び「デバイス
・リセッｌ−Ｊがあることが望ましい。ハード・リセッ
トは更にローカル・バー１°・リセットとシステム・ハ
ード・リセットに分けることができる。ロカル・ハード
・リセットは、ＣＰＵがスレーブ・モードにある場合に
応答するロジックのめにに影響を及ぼす。システム・ハ
ード・リセットは、りＩ：Ｉスリフク・ケーブル２５と
モジュール）１１１　Ｚｉ’、接続部１３０及び１３２
に接続されているロジックのみに限定される。

パワーアップ・す１２ノド（１１、電源か印加された直
後に、ゾーン１１と１１’をイニシアライスするために
使用される。パワーアップ・リセットによって、ゾーン
の全ての部分に対して強制的にリセットが行われる。パ
ワーアップ・リセ７１−はシステム１１のゾーンの間で
は決して接続されないが、その理由は、各ゾーンがそれ
自身の電源を有し、従って異なった長さの「電源投入」
イベントを経験するからである。パワーアップ・リセッ
トは全てのハード・リセットとクロック・リセットをゾ
ーン１１または１１′に行うことによって実行される。

ＣＰＵハード・リセットは、ＣＰＵモジュールを既知の
状態に戻すため診断目的に使用される。

ＣＰｔＪハード・リセットは影響の与えられたゾーン内
にあるＣＰＵ、メモリ制御装置、およびメモリ・モジュ
ール、状態レジスタの全ての情報をクリアする。キャッ
シュ・メモリとメモリ・モジュールは不能にされるが、
スクラッチ・パッドＲＡＭ４５および５５の内容とメモ
リ・モジュール６０の内容は変化されない。史に、パワ
ー）′ツブ・す　３３ セントと違って、ＣＰＵハード・リセットはクロスリン
クのゾーン識別またはクロック・マスターシップを変更
しない。ＣＰＵハード・リセットは、ＣＰＵモジュール
とクロック・リセットに加えることのできる全てのロー
カル・ハード・リセットの合計である。

・モジュール・ハード・リセットは、ルードストラッピ
ングの期間中のような既知の状態にＩ１０モジュールを
セットするために使用され、また故障したＩ１０モジュ
ールをシステムから取り外すためにも使用される。Ｉ１
０モジュール・ハイド・リセットはモジュール上の全て
のものをクリアし、診断モードでファイヤウオールを離
れ、ドライバを不能にする。

デバイス・リセットは、Ｉ１０モジュールに接続された
Ｉ１０デバイスをリセットするために使用される。これ
らのリセットは装置に依存し、装置が接続されているＩ
１０モジュールによって写えられる。

他のクラスのリセットはソフト・リセットであ３４ る。上で説明したように、ソフト・リセッ■よ、システ
ム１０内の状態エンジンと一時的レジスタをクリアする
が、これらはクロスリンク内のモード・ビットのような
構成情報を変化さセない。更に、ソフト・リセットは、
またモジュール内のエラー処理機構をクリアするが、こ
れらはシステム・エラへレジスタ８９８およびシステム
故障アドレス・レジスタ８６５のようなエラへレジスタ
を変化させない。

ソフト・リセットには目標が定まっているので、その結
果、システムの必要な部分のみがリセットされる。例え
ば、モジエール相互接続部１３０がリセットされる必要
があれば、ＣＰＵ４０はリセットされず、またＩ１０モ
ジュール１１０に接続されている装置もリセットされな
い。

ソフト・リセットには３つのユニークな特徴がある。１
つは各ゾーンがそれ自身のりセラＩ・の発生に対して責
任を負っているごとである。１つのゾーン内の故障エラ
ーまたはリセット・ロジックは、従って故障の発生して
いないゾーンでリセットを行うことを防止される。

第２の特徴は、ソフト・リセットが命令実行のシーケン
スを乱さないことである。ＣＰＵ４０．４０′、５０、
および５０′はクロックとハード・リセットの組み合わ
せのみによってリセットされる。更に、メモリ制御装置
７０．７５．７０′および７５′はハード・リセットに
取り付けたＣＰＵ命令にサービスを行うのに必要なそれ
らの状態エンジンとレジスタを有している。従って、ソ
フト・リセットはソフトウェアの実行にとって透明であ
る。

第３の特徴は、ソフト・リセットの範囲、すなわちソフ
ト・リセットによって影響を与えられるシステム１０内
の構成要素の数がシステム１０のモードと最初のリセッ
トに対する要求によって決まるということである。完全
デュプレックス・モードの場合、ＣＰＵモジュール３０
で１１＃Ｉ始されるソフト・リセッ１〜に対する要求に
よって、ソフト・リセットがＣＰＵモジュールの全ての
構成要素およびモジュール相互接続部１３０と１３２に
取すイ＼ｔ　＆Ｊられた全てのファイヤウオール１００
０と１０１０に対して行われる。従って、モジュール相
互接続部１３０と１３２によってサービスを受ける全て
のモジュールはそれらの状態エンジンと一時的レジスタ
のリセットを有している。これによって、過渡的なエラ
ーによって発生される全ての問題のシステム・パイプラ
インがクリアされる。

システム１０ば、デュプレックス・モードにあるので、
ゾーン１１′はゾーン１１の行っている全ての事柄を行
う。従って、ＣＰ　Ｕモジュール３０’は、ＣＰＵモジ
ュール３０と同時に、ソフト・リセットに対する要求を
出す。ゾーン１１’内のソフト・リセットは、ゾーンｌ
ｌ内のソフト・リセットと同じ効果を有している。

しかし、システム１０がマスタ／スレーブ・モードにあ
りＣＰＵモジュール３０′がスレーブ・モード′にある
場合、ＣＰＵモジュール３０で始まるソフト・リセット
に対する要求は、予期できるように、ＣＰＵモジュール
３ｏの全ての構成要素とモジュール相互接続部１３０と
１３２に取り付３７ けられた全てのファイヤウオール１０００と１０１０に
対してソフト・リセットを出す。更に、ソフト・リセッ
トに対する要求は、クロスリンク９０と９０′、クロス
リンク・ケーブル２５およびクロスリンク９０′と９５
′を介してＣＰＵモジュール３０′に出される。一部の
モジュール相互接続部１３０と１３２はソフト・リセッ
トを受け取る。

この同じ構成の場合、ＣＰＵモジュール３０′から開始
されるソフト・リセットに対する要求は、メモリ制御装
置７０’と７５′およびクロスリンク９０′と９５′に
一部のみリセットする。

ソフト・リセットは、ｒＣＰＵソフト・リセット」と「
システム・ソフト・リセット」を有する。

ＣＰＵソフト・リセットは、要求を最初に出したＣＰＵ
モジュールの状態エンジンに影響を及ぼすソフト・リセ
ットである。システム・ソフト・リセットは、モジュー
ル相互接続部とこれに直接取付けられた構成要素に対す
るソフト・リセットである。ＣＰＵモジュールは、常に
ＣＰＵソフト・リセットを要求することができる。シス
テム・ソ　３８ フト・リセットは、ＣＰＵを要求するクロスリンクがデ
ュプレックス・モード・マスター／スーブ・モード、ま
たはオフ・モードにある場合にのみ、要求することがで
きる。スレーブ・七−ドにあるクロスリンクは、他方の
ゾーンからシステム・ソフト・リセットを与えられ、そ
れ自身のモジュール相互接続部に対してシステム・ソフ
ト・シセットを発生する。

ＣＰＵソフト・リセットは、エラーの状態に続いていて
ＣＰＵのパイプラインをクリアする。

ＣＰＵパイプラインは、メモリ相互接続部８０と８２、
メモリ制御装置７５および７５内のラッチ（図示せず）
、ＤＭＡエンジン８００およびクロスリンク９０と９５
を有する。ＣＰＵソフト・リセットは、またＤＭＡまた
はＩｌｏのタイムアウトに続いて発生することもできる
。ＤＭＡまたはＩｌｏのタイムアラ１−は、Ｉ１０デバ
イスが特定の時間間隔内にＤＭＡまたはＩｌｏの要求に
対して応答しない場合に発生する。

第２１図は、ＣＰＵモジュール３０および３００′から
Ｉ１０モジュール１００．１１０．１００′および１１
０′とメ七り・モジュール６０および６０′に対するリ
セット線を示す。ＣＰＵモジュール３０は、何時電源が
印加されたかを示すＤＣＯＫ信号を受け取る。リセット
をイニシアライズするのはこの信号である。ＣＰＵモジ
ュール３０′は、その電源から同じ信号を受取る。

１つのシステム・ハード・リセット線は、各Ｉ１０モジ
ュールに送られ、１つのシステム・ソフト・リセットは
３つのＩ１０モジュールの全てに送られる。１つのハー
ド・リセットが各モジュルに対して必要である理由は、
システム・ハード・リセット線がシステム１０から個々
のＩ１０モジュールを取除くのに使用されるからである
。各システム・ソフト・リセットに対してＩ１０モジュ
ールを３つに制限しているのは、単にローデングを考慮
しているからにに過ぎない。更に、１つのクロック・リ
セッＩ・線が全てのＩ１０モジュールとメモリ・モジュ
ールに送られる。１つのモジュールについて１つの線を
使用する理由は、負荷を制御することによってスキュー
を制限するためである。

第２２図は、リセットに関連するＣＰＵモジュール３０
の構成要素を示す。ＣＰＵ４０と５０は、それぞれクロ
ック発生装置２２１０と２２１１を有している。メモリ
制御装置７０と７５は、それぞれクロック発生装置２２
２０と２２２１を有し、クロスリンク９０と９５は、そ
れぞれクロック発生袋！２２６０と２２６１を有する。

クロック発生装置は、システム・クロック信号を個々の
モジュールによって使用するために分割する。

メモリ制御装置７０は、リセット制御回路２２３０とソ
フト・リセット要求レジスタ２２３５を有する。メモリ
制御装置７５は、リセット制御回路２２３１とソフト・
リセット要求レジスタ２２３６を有する。

クロスリンク９０は、ローカル・リセット発生装置２２
４０とシステム・リセット発生装置２２５０の両方を有
している。クロスリンク９５は、ローカル・リセット発
生装置２２４１とシステム・す　４１ セット発生装置２２５１を有している。クロスリンクの
「ローカル」部分は、このクロスリンクがスレーブ・モ
ードにある場合に、ＣＰＵモジュールと共に残っている
このクロスリンクの部分であり、従って、シリアル・レ
ジスタ、および幾つかのパラレル・レジスタを有してい
る。クロスリンクの「システム」部分は、モジュール相
互接続部１３０と１３２（または１３０′と１３２’　
”）とクロスリンク・ケーブル２５にアクセスするため
に必要であるクロスリンクのその部分である。

ローカル・リセット発生装置３３４０と２２４１は、そ
れぞれクロスリンク９０と９５のローカル・リセット制
御回路２２４５と２２４６にハードおよびソフト・リセ
ット信号を送ると共に、それぞれメモリ制御装置７０と
７５のりセット制御回路２２３０と２２３１にハードお
よびソフト・リセット信号を送ることによって、ＣＰＵ
モジュール３０に対してリセットを発生ずる。ローカル
・クロスリンク・リセット制御回路２２４５と２２４６
ば、それらの状態エンジン、転送するべきデータを記　
４２ 憶しているラッチおよびそれらのエラへレジスタをリセ
ッ１へすることによって、ソフト・リセット信号に応答
する。これらの回路は、ソフト・リセットに対して行う
のと同じ動作を行い、またエラへレジスタと構成レジス
タをリセットすることによって、ハード・リセット信号
に応答する。

リセット制御回路２２３０と２２３１は、同じ方法でハ
ードおよびソフト・リセット信号に応答する。

更に、ローカル・リセット発生装置２２４０は、モジュ
ール相互接続部１３０と１３２を介して、Ｉ１０モジュ
ール１００．１１０および１２０にクロック・リセット
信号を送る。Ｉ１０モジュール１００．１１０および１
２０は、以下で述べる方法でそれらのクロックをリセッ
Ｉ・するため、クロック・リセット信号を使用する。ソ
フト・リセット要求レジスタ２２３５と２２３６は、そ
れぞれローカル・リセット発生装置２２４０と２２４１
にソフト要求信号を送る。

クロスリンク９０と９５のシステム、リセット発生装置
２４５０と２２５１は、それぞれモジュール相互接続部
１３０と１３２を介してＩ１０モジュール１００．１１
０、および１２０にそれぞれシステム・ハード・リセッ
ト信号とシステム・ソフト・リセット信号に送る。Ｉ１
０モジュール１００．１１０、および１２０は、ＣＰＵ
データまたは命令に依存する全てのレジスタをリセット
することによってソフト・リセット信号に応答する。こ
れらのモジュールは、ソフト・リセットが行なうのと同
じレジスタをリセットし、また全ての構成レジスタをリ
セットすることによって、ハード・リセット信号に応答
する。

更に、システム・リセット発生装置２２５０と２２５１
は、またシステム・ソフトおよびシステム・ハード・リ
セット信号を各クロスリンクのシステム・リセット制御
回路２２５５と２２５６に送る。システム・リセット制
御回路２２５５と２２５６は、ローカル・ソフトおよび
ローカル・ハード・リセット信号に対するローカル・リ
セット制御回路の応答と同じ方法でシステム・ソフト・
リセット信号とシステム・ハード・リセット信号に応答
する。

メモリ制御装置７０と７５は、ＣＰＵ４０と５０がそれ
ぞれ適当なコードをソフト・リセット要求レジスタ２２
３５と２２３６にそれぞれ書込み場合に、クロスリンク
９０と９５にそれぞれソフト・リセットを発生させる。

ソフト・リセット要求レジスタ２２３５と２２３６は、
ソフト・リセット要求信号をローカル・リセット発生装
置２２４０と２２４１に送る。符号化エラー信号は、メ
モリ制御装置７０からローカル・リセット発生装置２２
４０と２２４１に送られる。

システム・ソフト・リセットは、データとｆｆｉ！Ｉ　
ｉ卸信号が送られるのと同じデータ経路に沿ってゾーン
の間に送られる。従って、データとアドレスに対するの
と同じ遅延を等しくする原理が使用され、リセットはほ
ぼ同時に２つのゾーンの全ての構成要素に到達する。

ハード・リセットは、適当なコードをローカル・ハード
・リセット・レジスタ２２４３に書込む　４５ ＣＰＵ４０と５０またはＤＣＯＫ倍信号よって発生され
るパワーアップ・リセットに対する要求によって発生さ
れる。

クロスリンク９０の同期回路２２７０は、ＤＣＯＫ信号
が同時にローカルおよびリセット発生装置２２４０．２
２５０．２２４１および２２５１の全てに行き渡ること
を保証するため、適当な遅延要素を有している。

事実、リセットの同期は、システム１０では非常に重要
である。これは、リセット信号がクロスリンクで始まる
からである。このようにして、リセットはほぼ同期して
異なったモジュールとこれらのモジュール内の異なった
要素に到達するように送られることができる。

第２１図と第２２図の構造を理解することによって、異
なったハード・リセットの実行をよりよく理解すること
ができる。パワーアップ・リセットはシステム・ハード
・リセットとローカル・ハード・リセットおよびクロッ
ク・リセットの両方を発生する。−船釣に、クロスリン
ク９０．９５、４６ ９０′および９５′は最初はクロスリンク・オフモード
と相同ル１オフ・モードの両方の状態にあり、両方のゾ
ーンはクロック・マスターシップを表明する。

ＣＰＵ／ＭＥＭ故障りセラｌ〜は、メモリ制御装置７０
．７５．７０′および７５′がＣＰＭ／ＭＥＭの故障を
検出する時は何時でも自動的に動作される。符号化エラ
へロジックはエラへｌコシツク２２３７と２２３８から
両方のクロスリンク９０と９５に送られる。故障が発生
したＣＰＵモジュールは、そのクロスリンクをスレーブ
状態にセットし、他方のＣＰＵモジュールのクロスリン
クをマスター状態にセットすることによって、システム
１０から取り除かれる。しかし、故障が発生していない
ＣＰＵモジュールは、リセットを経験しない。その代わ
り、これはシリアル・クロスリンク・エラへレジスタ（
図示せず）内のコードを介して、他方のモジュールの故
障を知らされる。ＣＰＵ／ＭＥＭ故障リセットは、故障
したＣＰＵモジュールを有するゾーンに対するクロック
信号とそのモジュールに対するローカル・ソフト・リセ
ットによって構成される。

再同期リセットは、基本的にはローカル・ハード・リセ
ットとクロック・リセットを有するシステム・ソフト・
リセットである。この再同期リセットは、２つのゾーン
をロックステップ同期の状態にするために使用される。

ゾーン１１と１１′が同期されていなかった一定の期間
の後、もしＣＰＵレジスタの記憶された状態を含むメモ
リ・モジュール６０と６０′の内容が相互に等しくセッ
トされれば、これらのゾーンがデュプレックス・モード
を再び開始することができるように、再同期リセットが
使用されてこれらのツゾーンを互換性のある構成にする
。

再同期リセットは、基本的にはＣＰＵハード・リセット
とクロック・リセットである。再同期リセットは、再同
期・リセット・アドレスを並列クロスリンク・レジスタ
の１つに書込むソフトウェアによって動作される。この
時、一方のゾーンは、クロスリンク・マスター／再同期
マスタへモードでなければならず、他方のゾーンは、ク
ロスリンク・スレーブ／再同期スレーブ・モードでなけ
ればならい。そこでリセットが両方のゾーンで同時に行
われ、これは、とりわけ４つのクロスリンク全てをデュ
プレックス・モードにセットする。

再同期リセットは、システム・ソフト・リセットではな
いため、Ｉ１０モジュールはりセットを受取らない。

システム１０の好適な実施例は、またクロック・リセッ
ト信号がコンフォーくング（ｃｏｎｆｏｒｍｉｎｇ）ク
ロックをリセットせず、非コンフォーミング・クロック
のみをリセットすることを保証する。この理由は、クロ
ックがリセットされる場合はいつでも、これはクロック
のタイミングを変更し、このタイミングはこんどはこの
ようなりロックでモジュールの動作に影響を及ぼすから
である。もしモジュールが正しく実行され、このクロッ
クが正しい位相であれば、その動作を変更することは不
必要であるばかりでなく無駄なことである。

第２３図は、ノンコンフォーミング・クロック　４９ のみがリセットされるごとを保証する回路の好適な実施
例である。第２３図に示す回路は、第２２図に示す対応
するモジュールのクロック発生装置２２ＩＯ１２２１１
，２２２０，２２２１，２２６０、および２２６１内に
位置することが望ましい。

好適な実施例の場合、異なったクロック発生装置２２１
０．２２１１．２２２０．２２２１．２２６０、および
２２６１は立上がり区間検出器２３００、と位相発生装
置２３１０を有している。

立上がり区間検出器２３００は、クロスリンク９０と９
５からクロック・リセット信号を受取り、クロック・リ
セット信号の立上がり区間と同時に既知の持続期間を有
するパルスを発生する。このパルスは、特定のモジュー
ルに対する内部クロック信号と同様に位相発生装置２３
１０に対する入力である。そのモジュールに対する内部
クロック信号は、発振器システム２００と２００′から
分配されたシステム・クロック信号から取出されたクロ
ック信号である。位相発生装置２３１０は、　５０ クロック信号に対する異なった位相を形成する下方分割
回路であることが望ましい。再循環シフト・レジスフの
ような位相発生装置２３１Ｏに対する別の設計をまた使
用することもできる。

立上がり区間検出器２３００からの立上がり区間パルス
によって、位相発生装置２３１０は予め選択された位相
を出力することが望ましい。従って、例えばもし位相発
生装置２３１０が幾つかのステージを有する下方分割回
路であれば、クロック・リセッ１−の立上がり区間パル
スは、そのステージに対して設定された入力であり、こ
のステージは全ての他のステージに対して予め選択され
た位相とりセット入力を発生する。もし位相発生装置２
３１０が既にこの位相を発生していれば、同期化クロッ
ク・リセット信号の存在は基本的に透明である。

このようにして組織されたリセットは、システム１０の
通常の実行に対して混乱を最小限に止めるように設計さ
れ、トラスチックなアクションが必要とされる場合には
、このトラスチックなアクションは命令実行の通常のシ
ーケンスに割込みをかけることに止まる。このことば、
従来のリセットが引起こす再同期化の問題のためにデエ
アルまたは多重ゾーンの環境では特に重要である。従っ
て、システム１０で行っているようにハード・リセット
の数を最小にすることが望ましい。

Ｅ、再同期化とバルクメモリの転送 ゾーン１１と１１°がロックステップ同期の状態になく
、そのような同期化が全二重動作のために望まれている
場合、行う必要のある第１のステップは、ゾーン１１と
１１゛のメモリモジュール６０と６０”をそれぞれ同じ
状態にすることである。これは、メモリアレイ６００と
６００゛の内容が同等になることの保証も含む。メモリ
アレイ６００゛からメモリアレイ６００への内容のバル
ク転送に関するデータの流れが、第２０Ｅ図に示しであ
る。

この発明によれば、両ゾーン間におけるメモリ内容の転
送は、（動作しているゾーンと想定した）ゾーン１１を
停止することなく、しかも命令の実行を最小限中断させ
て行われる。つまり、ゾーン１１内で実行中のアプリケ
ーションは、バルクメモリの転送中も実行を継続できる
。本発明による好ましい方法は、第２４図に示しである
。

但し、バルクメモリの転送及び再同期化の動作２４００
へ入る前に、ＣＰＵ４０と５０はどのページが存在する
かを判定するため、マスターメモリアレイ６００とスレ
ーブメモリアレイ６００゜のページを監査していなけれ
ばならない。ＣＰ　ｔＪ４０と５０は、ルーチンのメモ
リ管理動作の進行中に、メモリアレイ６００の監査をす
でに完了していることもある。ともかく監査情報が予め
ＣＰＵ４０と５０に与えられていなければ、ＣＰＵ４０
と５０はメモリアレイ６００゛の監査をしなければなら
ない。スレーブメモリアレイ６００“がマスターメモリ
アレイ６００の各ページ毎にページを有している場合に
のみ、バルク転送動作が行われる。

第２４図に示すように、バルクメモリコピー動作２４０
０における第１のステップは、クロスリ　５３ ンク９０．９５．９０°及び９５゛をメモリ再同期マス
ター／スレーブモードにセントし、第２０Ｅ図に示した
データ路を使用可能にすることを含む（ステップ２４］
０）。これは、モードビット９１５のソフトウェア制御
を介してなされる。

再同期スレーブモードにある両クロスリンク９０”、９
５゛の各制御路に対する影響は、第１１図から見て取る
ことができる。各制御路は、メモリコマンド（指令）が
メモリコントローラ７０と７５からメモリコントローラ
７０°と７５”へどのように移動するかを決める。以下
の説明中、ダッシュ付きの数字はゾーン１１’　内の要
素を示す。

図示してないものは、図示しであるダッシュ（＝Ｊきで
ない要素と同等である。バルクメモリの転送のため、マ
ルチプレクサ９３５”　と９３５ｍ’　はそれぞれラッ
チ９３８゛と９３Ｂｍ’からの入力を選択し、さらにコ
マンドをデコーダ９７０”と９７０ｍ“へ差し向けるよ
うにセントされる。コマンドがスレーモノすリコントロ
ーラ、この例ではメモリコントローラ７０゛と７５゛へ
向けられ５４ る場合、デコーダ９７０°と９７０ｍ’　はメモリコン
トローラ７０と７５からのコマンドを変更する。これは
好ましい実施例において、４ビツトのダウンコードから
３ビツトのアップコードヘコドを変えることによってな
される。次いで、マルチプレクサ９４９°と９４９ｍ’
がそれぞれデコードロジック９７０゛と９７０ｍ’　か
らの出力を選択し、それらのコードをそれぞれドライバ
９５１゛と９５１ｍ　を介してメモリコントローラ７０
と７５゛へ伝送する。

クロスリンクスレーブモードにあるときのクロスリンク
９０゛を介したデータ路は、第１２図から見て取ること
ができる。クロスリンク９５゛を介したデータ路は、こ
れと対応した要素からなる。

クロスリンクケーブル２５からのデータは、レシーバ９
８６゛を介してラッチ９８８”に入る。マルチプレクサ
９８２″がラッチ９８８゛からのデータを選択し、ラッ
チ９９０“がそのデータを記憶する。ドライバ９９２′
が、記憶されたデータをメモリコントローラ９０”に送
る。以下説明するように、この構成によって、Ｉ１０装
置からのＤＭＡデータがメモリモジュール６０と６０　
へ同時に記憶可能となる。

次に、メモリモジュール６０゛のシーケンサ６１７”内
のレフレッシュ回路が動作不能とされる（ステップ２４
２０）。好ましい実施例では、ゾーン１１’　がスレー
ブモードに入ると、ＣＰＵ４０゛　と５０゛がディセー
ブル信号をシーケンサ６１７′に送る。メモリモジュー
ル６０“からのリフレッシュ信号をディセーブルする理
由は、ゾーン１１からのデータを受けている間にメモリ
アレイ６００°がリフレッシュ動作を実行する際に、ロ
グジャムが起きるのを防くことにある。リフレッシュ動
作中、メモリアレイは新しいデータを記憶できないため
、メモリアレイ６００　がそのリフレッシュ動作を終了
するまで、“ログジャム“が続く。

リフレッシュ回路を動作不能にした後、マスターメモリ
モジュール６０からのメモリの各ページが、マスターゾ
ーン１１のメモリコントローラ（すなわちコントローラ
７０と７５）のＤＮＡエンジン８００内へ逐次キュー登
録される（ステップ２４３０）。好ましい実施例では、
各ＤＭＡ転送が、転送の種類の指示（この例では読取）
、開始アドレス（この例では次ページ用の境界アドレス
）、転送すべき要素の数（この例ではページサイズ）、
及び宛先の指示（この例ではスレーブゾーンメモリ）を
含む。このデータが、ＤＭＡエンジン８００に送られる
。

本発明のバルクメモリ転送方法はＩ１０装置からのＤＭ
Ａデータの記憶を可能とするので、以下非同期ＤＭＡ転
送と称するそのようなデータを記憶する要求がＤＭＡキ
ュー内に混入される。これも、バルクメモリの転送プロ
セス中に、現在システム１０に対して実行されているア
プリケーションを継続可能とするものである。Ｉ１０モ
ジュール１００，１１０．１２０，１００’、１１０゜
及び１２０”へのＤＭＡデータ転送用のキューエントリ
は、動作の非同期モードから変更されない。

各Ｉ１０”［−ジュールから主メモリ６０へのＤＭＡ　
５７ データ転送用のキューエントリは、スレーブメモリに関
する境界アドレスと要素サイズの追加情報を必要とする
。

クロスリンクは、Ｉ１０モジュール１００．１１０．１
２０．１００“、１１０°及び１２０からの全てのＤＭ
Ａデータを、マスター及びスレーブ両メモリコントロー
ラ７０．７５．７０゛及び７５′へ自動的に送る。アプ
リケーションＤＭＡの混入は対話的である。ＤＭＡ作業
のためアプリケーションの必要が生したときは、その要
求を未処理のキエーへ追加可能である（ステップ２４４
０）。

ＤＭＡエンジン８００と８００゛は、ＤＭＡキュー内の
次のエントリを調べる（ステップ２４５０）。

エントリがバルクメモリ転送用であれば、マスターゾー
ンのメモリコントローラ７０と７５に、開始アドレス及
び要素の数の構成情報が与えられ、読取動作の一部とし
て転送する（ステップ２４５１　）。

次いで、スレーブゾーンのメモリコントローラ７０”と
７５゛が、書込動作の一部として同じ情報を得る（ステ
ップ２４５２）。

　５８ Ｉｌｏからメモリへの転送の場合には、マスターゾーン
のメモリコントローラ７０と７５に、宛先アドレス及び
転送カウントが与えられる（ステップ２４５３）、スレ
ーブゾーンのメモリコントローラ７０′と７５′につい
ても同様である（ステップ２４５４）。次いで、開始ア
ドレス及び転送カウントがＩ１０モジュールに送られる
。（ステップ２４５５）。これはメモリコントローラに
とって書込動作、Ｉ１０モジュールにとって読取動作で
ある。

メモリからＩｌｏへの転送の場合には、マスターメモリ
コントローラ７０と７５に、読取動作のための開始アド
レス及び転送カウントが送られる（ステップ２４５６）
。Ｉ１０モジュールは、書込動作のための宛先アドレス
及び転送カウントを受け取る（ステップ２４５７）。ス
レーブメモリコントローラは、この種のＤＭＡ転送に係
わらない。

ＤＭＡ転送の設定後、該当の動作が実行される（ステッ
プ２４６０）。

マスターゾーンメモリからスレーブゾーンメモリへのメ
モリ内容のＤＭＡ転送中、あるいはそれに関連したなん
らかのＤＭＡ転送中、マスターゾーンのメモリコントロ
ーラによって受け取られたいずれの記憶コマンドもスレ
ーブゾーンのメモリコントローラに転送される（ステッ
プ２４６５）。

このような記憶コマンドには例えば、現在実行中のアプ
リケーションによって生ぜられ、マスターゾーンＣＰＵ
からマスターゾーンのメモリコントローラによって受け
取られた書込コマンドを含む。

また、メモリコントローラ７０と７５からメモリモジュ
ール６０に送られたメモリリフレッシュアドレスコマン
ドも、記憶コマンドに含まれる。

スレーブゾーン１１”内のシーケンサ６１７はリフレッ
シュ信号を発生していないので、リフレッシュコマンド
の転送が行われる。スレーブゾーンのメモリモジュール
６０°はこれで、リフレッシュ信号による中断を伴わず
に、マスターゾーンのメモリモジュール６０から受け取
られたデータを記憶することができる。一方スレープメ
モリモジュール６０“の動作は、同モジュール６０がマ
スターゾーンのメモリコントローラ７０からリフレッシ
ュ信号を受け取るので、何等損なわれない。また、マス
ターゾーンがそのリフレッシュ信号をスレーブゾーンに
送るため、スレーブ及びマスター両ゾーンのメモリアレ
イ６００゛　と６００は同時にリフレッシュする。

各ページ転送の終わりで、マスターゾーンのメモリモジ
ュール６０から全てのページが転送されたかどうかが行
われる（ステップ２４７０）。まだなら、所定の遅延後
（ステップ２４１３０）、キュー内の次のページが転送
される。遅延はＣＰＵ４０と５０により、マスターゾー
ンメモリコントローラ７０内のメモリ制御状態レジスタ
８７６のＤＭＡレシオ部８部子７７−ドを書き込むこと
によってセットされ、ＣＰＵ４０と５０がＤＭＡエンジ
ン８００に記憶コマンドを送る時点を制御することによ
って、遅延は実施される。好ましい実施例では、メモリ
ハンド幅の１／８と８／８の間のうち、ＤＭＡ作業の最
大比を遅延でセットする。

　６１ 但しそのような遅延中も、記憶コマンドはゾーン１１°
に送られ続ける。

好ましい実施例では調整可能な遅延の目的は、メモリの
同期動作中に、ＤＭＡ転送がＣＰＵ　（すなわちＣＰＵ
４０と５０）の平常処理をあまりにスローダウンさせて
しまうのを防ぐことにある。

再同期化時に見込まれる処理が軽ければ、遅延は小さい
値にセット可能である。再同期化時に見込まれる処理が
重ｚノれば、遅延は大きい値にセット可能である。

マスターゾーンの全メモリモジュールが転送されている
と、マスターゾーンＣＰＵ　（すなわちＣＰＵ４０と５
０）は後の再ブーティング動作のため、それらのＣＰＵ
レジスタをメモリアレイ６００内に記憶する（ステップ
２４８５）。両ゾーンはまだ再同期化のため構成されて
いるところなので、ＣＰＵレジスタのメモリアレイ６０
０内への記１意と同時に、ＣＰＵレジスタはスレーブメ
モリアレイ６００′にも記憶される。

次に、゛再同期リセット“を用いて、両ゾーン　６２ がリセットされる（ステップ２４９０）。再同期リセッ
トはキャッシュメモリ４２．５２．４２及び５２”をフ
ラッシュし、両ゾーン１１及び１１を同じ初期状態に置
くと共に、クロスリンクを重モードにリセットすること
によって、両ゾーンを同期状態から出す（すなわち同期
モードをキャンセルする）。これによって、再同期リセ
ッＩ・は自動的に、マスターゾーンの記憶コマンドのス
レーブゾーンによる模倣をキャンセルし、シーケンサ６
１フ゛内のりフレンシェ回路を再び動作可能とする。再
同期リセット後、システム１０がブードされ（ステップ
２４９５）、同期した全二重モードで始動可能となる。

■、結論 以上好ましい実施例によって示したように本発明は、デ
ュアルゾーンシステムにおける再同期化の問題と遅延を
最小限にするなど、顕著な利点を達成するものである。

本発明の方法及び装置において変更及び変形が可能なこ
とは、当業者にとって明かであろう。そのため、本発明
は広義の観点において、図示及び説明した個々の詳細、
代表的な方法及び装置、並びに例示の実施例に制限され
ない。従って、全体的な発明概念の精神または範囲から
逸脱することなく、個々の詳細に変更を施すことができ
る。

【図面の簡単な説明】

第１図は、本発明を実施する故障許容コンピュータ・シ
ステムの好適な実施例のブロック図である。 第２図は、第１図の故障許容コンピュータ・システムを
有する物理的ハードウェアを示す。 第３図は、第１図の故障許容コンピュータ・システムに
示すＣＰＵモジュールのブロック図である。 第４図は、第１図に示すコンピュータ・システムの相互
に接続されたＣＰＵモジュールとＩ１０モジュールのブ
ロック図を示す。 第５図は、第１図に示す故障許容コンピュータ・システ
ムのメモリ・七ジュールのブロック図を示す。 第６図は、第５図に示すメモリ・モジュールの制御ロジ
ックの構成要素の詳細図である。 第７図は、第３図に示すＣＰＵモジュールのプライマリ
・メモリ制御装置の部分ブロック図を示す。 第８図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のＤＭＡエンジンのらブロック図である。 第９図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のエラー処理回路図である。 第１０図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの幾つかのレジスタの図である。 第１１図は、第３図に示すＣＰＵモジュールのクロスリ
ンクに制御信号を流す構成要素のブロック図である。 第１２図は、第３図に示すＣＰＵモジュールのプライマ
リ・クロスリンクにデータとアドレス信号を流す構成要
素のブロック図である。 第１３図は、第３図に示ずＣＰＵモジュールのクロスリ
ンクの状態を示す状態図である。 　６５ 第１４図は、第１図の故障許容コンピュータ・システム
のタイミング・システムのブロック図である。 第１５図は、第１４図のタイごング・システムによって
発生されるクロック信号のタイミング図である。 第１６図は、第１４図に示すタイミング・システムの位
相検出器の詳細図である。 第１７図は、第１図のコンピュータ・システムのＩ１０
モジュールのブロック図である。 第１８図は、第１７図に示すＩ１０モジュールのファイ
ヤウオールの構成要素のブロック図である。 第１９図は、第１図のコンピュータ・システムのクロス
リンク経路の構成要素の詳細図である。 第２０Ａ図ないし第２０Ｅ図は第１図のコンピュータ・
システムのデータ・フロー図である。 第２１図は、リセット信号の流れを示すゾーン２０のブ
ロック図である。 第２２図は、第３図に示すＣＰＵモジュールの　６６ リセットに含まれる構成要素のブロック図である。 第２３図は、クロック・リセット回路の図である、そし
て 第２４図は、第１図のコンピュータシステムによる再同
期化そしてバルクメモリトランスファーのための論理フ
ローダイアグラムである。 　６７ 特開平３ １８２９５８　（４６） １１”ｔへ 特開平３ １８２９５８　（６０） 符開平 ５ １８Ｚ９ｂ８（６１） 特開平３ １８２９５８　（６２） 手 続 補 正 書 （方式） １、事件の表示 平成２年特許願第２０３８００号 ２、発明の名称 再同期時のバルクメモリ転送 ３、補正をする者 事件との関係 出 願 人 ４、代 理 人 ５、補正命令の日付 平底２年１０月３０日

Claims (1)

1. 【特許請求の範囲】 １、同期して動作可能であり且つ相互に交信可能なマス
   ターゾーンとスレーブゾーンを有するデュアルゾーンコ
   ンピュータシステムで、前記マスター及びスレーブゾー
   ンが各々中央処理装置（ＣＰＵ）とメモリシステムを含
   み、該メモリシステムの各々が同一ゾーン内のＣＰＵ及
   び同一ゾーン内のＣＰＵ以外のソースから受け取った記
   憶コマンド及びアクセスコマンドに応答し、該記憶コマ
   ンドが前記メモリシステムにデータを書き込むためのコ
   マンド及び前記メモリシステムをリフレッシュするため
   のリフレッシュコマンドを含み、前記スレーブゾーンを
   マスターゾーンに同期させる方法において： 前記マスターゾーンメモリシステムの内容を前記スレー
   ブゾーンメモリシステムへ転送するステップ； 前記マスターゾーンメモリシステムの内容の前記スレー
   ブゾーンメモリシステムへの転送時に、書込コマンド及
   びリフレッシュコマンドを含め前記マスターゾーンメモ
   リシステムによって受け取られた全ての記憶コマンドを
   、前記スレーブゾーンメモリシステムへ転送するステッ
   プ；及び 前記マスターゾーンメモリシステムの内容の前記スレー
   ブゾーンメモリシステムへの転送が完了した後、前記ス
   レーブゾーンＣＰＵを前記マスターゾーンＣＰＵと同じ
   状態にセットするステップ；を含む方法。 ２、前記マスターゾーンメモリシステムが、マスターゾ
   ーンメモリシステムへの全ての書込コマンドを受け取る
   と共に、マスターゾーンメモリシステム用のリフレッシ
   ュコマンドを発生するマスターゾーンメモリコントロー
   ラを含み：前記スレーブゾーンメモリシステムが、スレ
   ーブゾーンメモリシステムへの全ての書込コマンドを受
   け取ると共に、スレーブゾーンメモリシステム用のリフ
   レッシュコマンドを発生するスレーブゾーンメモリコン
   トローラを含み；さらに前記方法が： 前記マスターゾーンメモリシステムの内容の前記スレー
   ブゾーンメモリシステムへの転送中、スレーブゾーンメ
   モリコントローラがリフレッシュコマンドを発生するの
   を防ぐステップ；も含む請求項１記載の方法。 ３、前記マスターゾーンＣＰＵ及びスレーブゾーンＣＰ
   Ｕが各々、対応したＣＰＵの状態をそれぞれ決める複数
   のＣＰＵレジスタを含み、スレーブゾーンＣＰＵをマス
   ターゾーンＣＰＵと同じ状態にセットする前記ステップ
   が： 前記マスターゾーンＣＰＵレジスタの内容をマスターゾ
   ーンメモリシステム及びスレーブゾーンメモリシステム
   に記憶するサブステップ；及び 前記マスターゾーンとスレーブゾーンのメモリシステム
   及びＣＰＵを同じ初期状態にセットするサブステップ； を含む請求項１記載の方法。 ４、前記マスター及びスレーブ両ゾーンのＣＰＵとメモ
   リシステムを同じ初期状態にセットするステップがさら
   に： 前記マスターゾーンメモリシステム内に記憶されたマス
   ターゾーンＣＰＵレジスタの内容を、マスターゾーンメ
   モリシステムからマスターゾーンＣＰＵレジスタへ転送
   するサブステップ；及び 前記スレーブゾーンメモリシステム内に記憶されたマス
   ターゾーンＣＰＵレジスタの内容を、スレーブゾーンメ
   モリシステムからスレーブゾーンＣＰＵレジスタへ転送
   するサブステップで、マスターゾーンＣＰＵレジスタの
   内容のスレーブゾーンメモリシステムからスレーブゾー
   ンＣＰＵレジスタへの転送が、マスターゾーンＣＰＵレ
   ジスタの内容のマスターゾーンメモリシステムからマス
   ターゾーンＣＰＵレジスタへの転送とほぼ同時で且つマ
   スター及びスレーブ両ゾーンのＣＰＵとメモリシステム
   がリセットされた後に生じる； を含む請求項３記載の方法。 ５、前記マスター及びスレーブ両ゾーンのＣＰＵとメモ
   リシステムが各々初期状態を有しており、マスター及び
   スレーブ両ゾーンのＣＰＵとメモリシステムを同じ初期
   状態にセットする前記ステップが： マスターゾーンとスレーブゾーンの両方でリセットコマ
   ンドを実行するサブステップ； を含む請求項３記載の方法。 ６、前記マスターゾーンメモリシステムと前記スレーブ
   ゾーンメモリシステムの両方が直接メモリアクセス（Ｄ
   ＭＡ）転送の機能を有し、マスターゾーンメモリシステ
   ムの内容をスレーブゾーンメモリシステムへ転送する前
   記ステップが：前記マスターゾーンメモリシステムの内
   容をＤＭＡ転送を介して出力するサブステップ；及び 前記マスターゾーンメモリシステムの内容をＤＭＡ転送
   を介してスレーブゾーンメモリシステムへ入力するサブ
   ステップ； を含む請求項１記載の方法。 ７、前記マスターゾーンと前記スレーブゾーンが各々マ
   スターゾーンとスレーブゾーン間で情報を転送するクロ
   スリンク回路を含み、マスターゾーンメモリシステムの
   内容をスレーブゾーンメモリシステムへ転送する前記ス
   テップが：前記マスターゾーンメモリシステムの内容の
   スレーブゾーンメモリシステムへのＤＭＡ転送と、前記
   マスターゾーンメモリシステムによって受け取られた全
   記憶コマンドのスレーブゾーンメモリシステムへの転送
   とを可能とするように、マスターゾーンとスレーブゾー
   ンのクロスリンク回路を構成するサブステップ； を含む請求項６記載の方法。 ８、前記マスター及びスレーブ両ゾーンを同じ状態にセ
   ットする前記ステップが： マスターゾーンとスレーブゾーンのクロスリンク手段を
   、マスターゾーンメモリシステムによって受け取られた
   全記憶コマンドがスレーブゾーンメモリシステムへ転送
   されるように構成し直すサブステップ； を含む請求項７記載の方法。 ９、出力を行う前記ステップが： 前記マスターゾーンメモリのページを出力するサブステ
   ップ；及び 前記マスターゾーンメモリの各ページの出力後、所定の
   時間待つサブステップ； を含む請求項６記載の方法。 １０、コンピュータシステムの両ゾーンが同期状態で動
   作する同期モードと、コンピュータシステムの該同期モ
   ードへ入ろうと試みる同期化モードの両方で動作可能な
   デュアルゾーンコンピュータシステムにおいて： マスターゾーンとスレーブゾーンを備え； 前記スレーブゾーンが； スレーブゾーンＣＰＵの状態を決める複数 のＣＰＵレジスタを含むスレーブゾーン中央処理装置（
   ＣＰＵ）、 前記スレーブゾーンＣＰＵに接続されたス レーブゾーンメモリシステムで、前記スレーブゾーンＣ
   ＰＵから及び前記スレーブゾーンＣＰＵ以外のソースか
   らのメモリフレッシュコマンドを含むアクセス及び記憶
   コマンドに応答するスレーブゾーンメモリシステム、及
   び 前記スレーブゾーンメモリシステムに接続 され、前記コンピュータシステムが前記同期化モードに
   あるとき、前記マスターゾーンから記憶コマンドとデー
   タを受け取るスレーブゾーンクロスリンク手段を含み； 前記マスターゾーンは： マスターゾーンＣＰＵの状態を決める複数 のＣＰＵレジスタを含むマスターゾーン中央処理装置（
   ＣＰＵ）、 前記マスターゾーンＣＰＵに接続されたマ スターゾーンメモリシステムで、前記マスターゾーンＣ
   ＰＵから及び前記マスターゾーンＣＰＵ以外のソースか
   らのメモリフレッシュコマンドを含むアクセス及び記憶
   コマンドに応答するマスターゾーンメモリシステム、及
   び前記コンピュータシステムが前記同期化モ ードにあるとき、前記マスターゾーンメモリシステムに
   記憶されたデータと前記マスターゾーンメモリシステム
   によって受け取られた記憶コマンドとを前記スレーブゾ
   ーンに送るマスターゾーンクロスリンク手段を含む； デュアルゾーンコンピュータシステム。 １１、前記マスターゾーンメモリシステムが、マスター
   ゾーンメモリシステムをリフレッシュするための周期的
   なメモリリフレッシュ信号を発生するマスターゾーンメ
   モリコントローラを含み；さらに 前記スレーブゾーンメモリシステムが； スレーブゾーンメモリシステムのためのメモリリフレッ
   シュ信号を周期的に発生するスレーブゾーンメモリコン
   トローラ手段、及び 前記コンピュータシステムが前記同期化モードにあると
   き、前記スレーブゾーンメモリコントローラ手段を動作
   不能とする手段を含む；請求項１０記載のコンピュータ
   システム。 １２、前記マスターゾーンが、前記同期化モードの終わ
   りにマスターゾーンリセットコマンドを発生し、前記マ
   スターゾーンＣＰＵ、前記マスターゾーンメモリシステ
   ム及び前記マスターゾーンクロスリンク手段が初期状態
   へ入るようにするマスターゾーンリセット手段を含み；
   さらに前記スレーブゾーンが、マスターゾーンリセット
   コマンドに応答してスレーブゾーンリセットコマンドを
   発生し、前記スレーブゾーンＣＰＵ、前記スレーブゾー
   ンメモリシステム及び前記スレーブゾーンクロスリンク
   手段が前記初期状態へ入るようにするスレーブゾーンリ
   セット手段を含む請求項１１記載のコンピュータシステ
   ム。 １３、前記マスターゾーンメモリシステムが、前記同期
   化モード時に前記マスターゾーンメモリシステムの内容
   を出力する直接メモリアクセス（ＤＭＡ）手段を含み；
   さらに 前記スレーブゾーンメモリシステムが、前記同期化モー
   ド時に前記マスターゾーン及びスレーブゾーン両クロス
   リンク手段を介して、前記マスターゾーンメモリシステ
   ムから受け取ったデータを入力するＤＭＡ手段を含む請
   求項１２記載のコンピュータシステム。 １４、前記マスターゾーンが、前記マスターゾーンＣＰ
   Ｕ、メモリシステム及びクロスリンク手段にタイミング
   信号を与えるマスターゾーンクロック手段を含み、該マ
   スターゾーンクロック手段が、前記マスターゾーンリセ
   ットコマンドに応答して前記マスターゾーンクロック手
   段を初期状態にリセットする手段を含み；さらに 前記スレーブゾーンが： 前記スレーブゾーンＣＰＵ、メモリシステム及びクロス
   リンク手段にタイミング信号を与えるスレーブゾーンク
   ロック手段を含み、該スレーブゾーンクロック手段が； 前記スレーブゾーンリセットコマンドに応答して前記ス
   レーブゾーンクロック手段を初期状態にリセットする手
   段を含む； 請求項１３記載のコンピュータシステム。