JPS63113641A - パイプライン結合されたメモリサイクルをもつデイジタルデ−タ処理装置 - Google Patents
パイプライン結合されたメモリサイクルをもつデイジタルデ−タ処理装置Info
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- JPS63113641A JPS63113641A JP62201966A JP20196687A JPS63113641A JP S63113641 A JPS63113641 A JP S63113641A JP 62201966 A JP62201966 A JP 62201966A JP 20196687 A JP20196687 A JP 20196687A JP S63113641 A JPS63113641 A JP S63113641A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔利用分野〕
本発明はディジタルデータ処理袋ＵＫ閃し、特定すると
障害許容フンピユータ用のメモリ装置に関する。
障害許容フンピユータ用のメモリ装置に関する。
本発明は、本出願人に譲渡された下記の米国特許および
米国特許出願に関連する。
米国特許出願に関連する。
ｔＤｉｇｉｔａｌ Ｄａｔａ Ｐｒｏｃｅｓｓｏｒ ｗ
ｉｔｈ Ｈｉｇｈ Ｒａ１ｉａｂｌｌｉｔｙと題する１
９８５年８月２日付米国特許第７６２．０３９号（１９
８１年１０月１日付米国特許第３０７．６５２号のＣＩ
Ｐ出願）。
ｉｔｈ Ｈｉｇｈ Ｒａ１ｉａｂｌｌｉｔｙと題する１
９８５年８月２日付米国特許第７６２．０３９号（１９
８１年１０月１日付米国特許第３０７．６５２号のＣＩ
Ｐ出願）。
２、Ｄ ｌ ｇｉｔａｌ Ｄａｔａ Ｐｒｏｃｅｓｓｏ
ｒ Ｗｌｔｈ Ｆａｕｌｔ ＴｏｌｅｒａｎｔＢｕｓ
Ｐｒｏｔｏｃｏｌと題する１９８１年１０月１日付米国
特許出願第３０ス４３６号。
ｒ Ｗｌｔｈ Ｆａｕｌｔ ＴｏｌｅｒａｎｔＢｕｓ
Ｐｒｏｔｏｃｏｌと題する１９８１年１０月１日付米国
特許出願第３０ス４３６号。
！、 Ｃｅｎｔｒａｌ Ｐｒｏｃ＠ｓｓｉｎｇ Ａｐｐ
ａｒａｔｕｓと題する米国特許第４．４５へ２１５号。
ａｒａｔｕｓと題する米国特許第４．４５へ２１５号。
４、 Ｃｏｍｐｕｔｅｒ Ｍ＠ｍｏｒ’ｙ Ａｐｐａｒ
ａｔｕｓと題する米国特許第６９８．２５７号（１９８
１年１０月１日付米国特許第３０ス５２４号のＣＩＰ出
願）。
ａｔｕｓと題する米国特許第６９８．２５７号（１９８
１年１０月１日付米国特許第３０ス５２４号のＣＩＰ出
願）。
５、 Ｃｏｍｐｕｔｅｒ Ｐｅｒｉｐｈ＠ｒａｌ Ｃｏ
ｎｔｒｏｌ Ａｐｐａｒａｔｕｓと題する米国特許第４
．４８へ８２６号。
ｎｔｒｏｌ Ａｐｐａｒａｔｕｓと題する米国特許第４
．４８へ８２６号。
ディジタルコンピュータシステムにおける障害は避は難
いものであシ、少なくとも一部は、回路の拶雑さ、関連
する電子機械的装置およびプロセス制御ソフトウェアに
起因する。障害の発生後においてさえシステムの動作を
許容するため、多数の障害許容の設計が従来技術によシ
開発された。
いものであシ、少なくとも一部は、回路の拶雑さ、関連
する電子機械的装置およびプロセス制御ソフトウェアに
起因する。障害の発生後においてさえシステムの動作を
許容するため、多数の障害許容の設計が従来技術によシ
開発された。
これらの技術の中に、Ｒｅｎｎｅｌｇの「Ａｒｃｈｉｔ
＠ｃｔｕｒｅｆｏｒ ＦａｕｌをＴｏｌｅｒａｎｔ ５
ｐａｃｅ＋５ｒａｆｔ Ｃｏｍｐｕｔ＋ｓｒ Ｊ、ｐｒ
ｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ １． Ｅ、 Ｅ、
Ｅ、 、Ｖｏｌ、 ６６、煮１０、Ｐ、１２５５−１２
６８ （１９７５）があるが、これは独立の自己チェッ
クモジュールより成るコンピュータを開示している。モ
ジュールのうち１つの部分要素の故障の場合、全ＳＣＣ
Ｍが診断試Ωのためオフライン状態に置かれる。
＠ｃｔｕｒｅｆｏｒ ＦａｕｌをＴｏｌｅｒａｎｔ ５
ｐａｃｅ＋５ｒａｆｔ Ｃｏｍｐｕｔ＋ｓｒ Ｊ、ｐｒ
ｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ １． Ｅ、 Ｅ、
Ｅ、 、Ｖｏｌ、 ６６、煮１０、Ｐ、１２５５−１２
６８ （１９７５）があるが、これは独立の自己チェッ
クモジュールより成るコンピュータを開示している。モ
ジュールのうち１つの部分要素の故障の場合、全ＳＣＣ
Ｍが診断試Ωのためオフライン状態に置かれる。
現在、改良された障害許容ディジタルデータ処理装置が
、本出願の護受入であるマサチューセッツ所在のＳｔｒ
ａｔｕｍ Ｃｏｍｐｕｔｅｒ Ｃｏｍｐａｎｙから入手
し得る。本システムは、冗長性の１）能ユニット対、例
えば二重の冗長メモリユニットを採用し、対のユニット
の一方が故障の場合連続的処理を可能にする。５ｔｒａ
ｔｕｓシステムの機能ユニットは、共通バスストラフチ
ャ上で情報転送のため相互接続される。転送はパイプラ
イン結合される。すなわち、各ユニット間転送は複数の
７エーズ中に行なわれ、他のユニット間転送のフェーズ
と一部重なる。この５ｔｒａｔｕｓコンピユータシステ
ムの種々の特徴は、上述の関連する特許および特許出願
に開示されている。
、本出願の護受入であるマサチューセッツ所在のＳｔｒ
ａｔｕｍ Ｃｏｍｐｕｔｅｒ Ｃｏｍｐａｎｙから入手
し得る。本システムは、冗長性の１）能ユニット対、例
えば二重の冗長メモリユニットを採用し、対のユニット
の一方が故障の場合連続的処理を可能にする。５ｔｒａ
ｔｕｓシステムの機能ユニットは、共通バスストラフチ
ャ上で情報転送のため相互接続される。転送はパイプラ
イン結合される。すなわち、各ユニット間転送は複数の
７エーズ中に行なわれ、他のユニット間転送のフェーズ
と一部重なる。この５ｔｒａｔｕｓコンピユータシステ
ムの種々の特徴は、上述の関連する特許および特許出願
に開示されている。
現在入手し得る５ｔｒａｔｕｓ システムは、１具体
例においては、２重の冗長メモリユニットを備える。こ
れらのユニットの１つが放間′【になると、更新装置で
、原の障害のない相手から交換のメモリユニットへ情報
の複写を容易にする。この更新装置は、システムの中央
処理ユニットの制御下で動作し、原の障害ユニットから
ワードバイワード式に情報を続み取り、その情報金新し
いユニットを書き込む。この態様で実施されるメモリの
転送は、すべて他のシステムタスクをもつバスに対して
調停されねばならず、したがって、忙しいシステムの場
合、完了するまで和尚時間を要することがある。
例においては、２重の冗長メモリユニットを備える。こ
れらのユニットの１つが放間′【になると、更新装置で
、原の障害のない相手から交換のメモリユニットへ情報
の複写を容易にする。この更新装置は、システムの中央
処理ユニットの制御下で動作し、原の障害ユニットから
ワードバイワード式に情報を続み取り、その情報金新し
いユニットを書き込む。この態様で実施されるメモリの
転送は、すべて他のシステムタスクをもつバスに対して
調停されねばならず、したがって、忙しいシステムの場
合、完了するまで和尚時間を要することがある。
タイミング機能に関して、従来技術に依ると日時情報が
機能呼びによシ動作中のシステムに得られる数々のコン
ピュータシステムが提供されている。機能呼びが例えば
周辺制御ユニットによシなされるときは、中央処理ユニ
ットが他の介入タスクから解放された後まで、日時情報
は入手できなくなるであろう。
機能呼びによシ動作中のシステムに得られる数々のコン
ピュータシステムが提供されている。機能呼びが例えば
周辺制御ユニットによシなされるときは、中央処理ユニ
ットが他の介入タスクから解放された後まで、日時情報
は入手できなくなるであろう。
この背景にかんがみて、本発明の目的は、改良されたデ
ィジタルデータ処理システムを提供することである。
ィジタルデータ処理システムを提供することである。
特定すると、本発明の目的は、障害許容コンピュータに
対する改良されたメモリ装置を提供することである。
対する改良されたメモリ装置を提供することである。
本発明の他の特定の目的は、コンピュータシステムが全
体として使用中のときでさえ、メモリの更新を迅速に遂
行できる複のパートナ−ユニットと一緒に動作し得る障
害許容コンピュータ用のメモリ装置を提供することでお
る。
体として使用中のときでさえ、メモリの更新を迅速に遂
行できる複のパートナ−ユニットと一緒に動作し得る障
害許容コンピュータ用のメモリ装置を提供することでお
る。
さらに、本発明の他の特定の目的は、日時情報が動作中
のシステムによシ待期動作表しに得られるコンピュータ
システムを提供することである。
のシステムによシ待期動作表しに得られるコンピュータ
システムを提供することである。
本発明のこれらおよびその他の目的は、以下の説明から
明らかとなろう。
明らかとなろう。
上述の目的は、１側面に依れば、システムの機能ユニッ
ト間で情報を転送するため共通のバスストラフチャを利
用する改良されたディジタルデータ処理装置’を提供す
ることによシ達成される。ユニットとしては、処理ユニ
ット、周辺制御ユニットおよび第１および第２のメモリ
ユニットが含まれ得る。逐次のタイミング間隔を画定す
る信号を提供するため、システムクロックが機能ユニッ
トと接続されている。
ト間で情報を転送するため共通のバスストラフチャを利
用する改良されたディジタルデータ処理装置’を提供す
ることによシ達成される。ユニットとしては、処理ユニ
ット、周辺制御ユニットおよび第１および第２のメモリ
ユニットが含まれ得る。逐次のタイミング間隔を画定す
る信号を提供するため、システムクロックが機能ユニッ
トと接続されている。
各機能ユニットは、重複のハードナーユニットを有する
ことができる。非同期装置とともに動作する周辺装置制
御ユニットは別として、機能具ニットは、通常、それら
のパートナ−ユニットとロック−ステップ式同期で動作
する。例えば、システムは、バスストラクチャを駆動し
バスストラクチャによシ同期的に駆動される２つのパー
トナ−メモリユニットを採用し得る。
ことができる。非同期装置とともに動作する周辺装置制
御ユニットは別として、機能具ニットは、通常、それら
のパートナ−ユニットとロック−ステップ式同期で動作
する。例えば、システムは、バスストラクチャを駆動し
バスストラクチャによシ同期的に駆動される２つのパー
トナ−メモリユニットを採用し得る。
ディジタルデータ処理装置は、転送サイクルを表わす信
号をバスストラクチャ上に送ることによシュニット間情
報転送を実行する。このサイクルは、複数のタイミング
間隔中に行なわれ、アドレス指定を含むことができる限
定フェーズ、応答７エーズおよびデータ転送７エーズを
含む複数のフェーズ（位相）を包含する。１転送サイク
ルの賭７エーズは重なっておらず、サイクルのそれぞれ
の異なる時間間隔に順番に起こる。システムはノくイブ
ライン結合を行なうように、すなわち、ノくスストラク
チャ上に複数のサイクルの鍋なる段階を表わす信号を同
時に転送するように調整される。
号をバスストラクチャ上に送ることによシュニット間情
報転送を実行する。このサイクルは、複数のタイミング
間隔中に行なわれ、アドレス指定を含むことができる限
定フェーズ、応答７エーズおよびデータ転送７エーズを
含む複数のフェーズ（位相）を包含する。１転送サイク
ルの賭７エーズは重なっておらず、サイクルのそれぞれ
の異なる時間間隔に順番に起こる。システムはノくイブ
ライン結合を行なうように、すなわち、ノくスストラク
チャ上に複数のサイクルの鍋なる段階を表わす信号を同
時に転送するように調整される。
システムは、メモリ情報を第１メモリユニットから第２
メモリユニットに転送するメモリ更新プロセスを実行す
るため勾リフレッシュ信号および更新信号に応答するメ
モリ更新要素を含む。メモリ更新要素は、第１および第
２パイプライン結合転送サイクルに共通の第１時間間回
申更新サイクル全開始するための要素を含む。メモリ更
新要素はさらに、更新サイクルの発生を指示するＢＵＳ
Ｙ信号を発生するための要素を含む。機能ユニットは、
ＢＵＳＹ 信号に応答して、第１転送サイクルの実行を
中断し、第２転送サイクルの実行を継続するパイプライ
ンー邸１込み要素？ｉえる。
メモリユニットに転送するメモリ更新プロセスを実行す
るため勾リフレッシュ信号および更新信号に応答するメ
モリ更新要素を含む。メモリ更新要素は、第１および第
２パイプライン結合転送サイクルに共通の第１時間間回
申更新サイクル全開始するための要素を含む。メモリ更
新要素はさらに、更新サイクルの発生を指示するＢＵＳ
Ｙ信号を発生するための要素を含む。機能ユニットは、
ＢＵＳＹ 信号に応答して、第１転送サイクルの実行を
中断し、第２転送サイクルの実行を継続するパイプライ
ンー邸１込み要素？ｉえる。
本発明は、他の側面に依れば、メモリ更新要素が更新延
長要素を含む上述の形式のディジタルデータ処理装置全
提供することである。この更新延長要素は、他の更新情
報の第１メモリユニットから第２メモリユニットへの転
送を含むようにメモリ更新サイクルを延長する。この他
の転送は、更新サイクルの最初の部分の時間間隔に続く
時間間隔中に起こる。メモリ更新要素それ自体と同様に
、更新延長要素は、他の更新情報の転送を指示するＢｕ
ｓｙ信号を発生する要素を含む。
長要素を含む上述の形式のディジタルデータ処理装置全
提供することである。この更新延長要素は、他の更新情
報の第１メモリユニットから第２メモリユニットへの転
送を含むようにメモリ更新サイクルを延長する。この他
の転送は、更新サイクルの最初の部分の時間間隔に続く
時間間隔中に起こる。メモリ更新要素それ自体と同様に
、更新延長要素は、他の更新情報の転送を指示するＢｕ
ｓｙ信号を発生する要素を含む。
本発明は、他の側面に依れば、メモリアドレス信号に応
答してアドレスされた位置に記憶された情報を表わす信
号を発生するメモリユニットを含む機能ユニットを有す
る形式のディジタルデータ処理装置に対する改良である
。改良は、このようなメモリアドレス信号に応答して、
日時を表わす信号を発生する日時クロックにより特徴づ
けられる。
答してアドレスされた位置に記憶された情報を表わす信
号を発生するメモリユニットを含む機能ユニットを有す
る形式のディジタルデータ処理装置に対する改良である
。改良は、このようなメモリアドレス信号に応答して、
日時を表わす信号を発生する日時クロックにより特徴づ
けられる。
本発明は、他の側面に依れば、日時クロックが、メモリ
ユニットのダイナミックメモリ要素の少なくとも１部を
リフレッシュする必要性全指示する信号を発生する要素
を含む上述の形式の改良されたディジタルデータ処理装
＆を提供する。
ユニットのダイナミックメモリ要素の少なくとも１部を
リフレッシュする必要性全指示する信号を発生する要素
を含む上述の形式の改良されたディジタルデータ処理装
＆を提供する。
本発明のこれらおよびその他の特徴は、以下の図面およ
び特徴から明らかとなろう。
び特徴から明らかとなろう。
本発明のディジタルデータプロセッサ１０は、第１図に
示されるように、中央処理ユニット（ＣＰＵ）１２と、
主メモリユニット１６と、例えはディスク制御ユニット
２０、通信制御ユニット２４、テープ制御ユニット２８
、およびリンク制御ユニット３２を含む周辺人力／出力
装置用制御ユニットを備える。単一の共通パスストック
チャ３０がユニットを相互接続しておシ、それらユニッ
ト間における全情報の転送およびその他の信号の通信を
可能にする。パスストックチャ５０はまた、主電源３６
からモジュールのユニットに動作電力を供給し、主クロ
ツク源６８からシステムタイミング信号を供給するパス
ストックチャ３０は、Ａバス、Ｂパスと称される２本の
同一のバス４２および４４、およびＸパス４６を備える
。一般に１人パスおよびＢパス上の信号は、モジュール
１０のユニット間において情報転送を実行する。したが
って、これらのバスは、機能信号、アドレス信号および
データ信号を運ぶ。Ｘパスは、一般に、モジュール内の
複数のユニットに作用する信号を運ぶ。これらの信号に
は、主電力信号、タイミング信号、状態信号、および障
害応答信号が含まれる。各ユニット１２．２８．３２お
よび３４は、パスストックチャ３０の３本の全バスに接
続されている。これは、全ユニットが、ＡバスおよびＢ
パスのいずれかまたは双方ならびにＸパス上で信号全転
送することを可能にする。
示されるように、中央処理ユニット（ＣＰＵ）１２と、
主メモリユニット１６と、例えはディスク制御ユニット
２０、通信制御ユニット２４、テープ制御ユニット２８
、およびリンク制御ユニット３２を含む周辺人力／出力
装置用制御ユニットを備える。単一の共通パスストック
チャ３０がユニットを相互接続しておシ、それらユニッ
ト間における全情報の転送およびその他の信号の通信を
可能にする。パスストックチャ５０はまた、主電源３６
からモジュールのユニットに動作電力を供給し、主クロ
ツク源６８からシステムタイミング信号を供給するパス
ストックチャ３０は、Ａバス、Ｂパスと称される２本の
同一のバス４２および４４、およびＸパス４６を備える
。一般に１人パスおよびＢパス上の信号は、モジュール
１０のユニット間において情報転送を実行する。したが
って、これらのバスは、機能信号、アドレス信号および
データ信号を運ぶ。Ｘパスは、一般に、モジュール内の
複数のユニットに作用する信号を運ぶ。これらの信号に
は、主電力信号、タイミング信号、状態信号、および障
害応答信号が含まれる。各ユニット１２．２８．３２お
よび３４は、パスストックチャ３０の３本の全バスに接
続されている。これは、全ユニットが、ＡバスおよびＢ
パスのいずれかまたは双方ならびにＸパス上で信号全転
送することを可能にする。
第１面金さらに参照すると、モジュール１０の各機能ユ
ニットは、バックアップのＭ複のパートナユニットを有
している。したがって、例示のモジュールは、第２の中
央処理ユニット１４、第２のメモリユニット１８、第２
のディスク制御ユニット２２、第２の通信制御ユニット
２６、および第２のリンク制御ユニット３４を有する。
ニットは、バックアップのＭ複のパートナユニットを有
している。したがって、例示のモジュールは、第２の中
央処理ユニット１４、第２のメモリユニット１８、第２
のディスク制御ユニット２２、第２の通信制御ユニット
２６、および第２のリンク制御ユニット３４を有する。
システム１０の基本動作は、障害の不存在の場合、非同
期の周辺装置ｆｆを制御するものを除く対の機能ユニッ
トが、互にロック−ステップ式同期で動作するというこ
とである。かくして、例えば、両メモリユニット１６．
１８は、ＡバスおよヒＢバス金同じように駆動し、また
２本のバスにより同じように駆動される。このことは、
対の中央処理ユニット１２および１４についても同様で
あり、また対の通信制御ユニット２４および２６につい
ても同様である。さらに、両通信制御ユニット２４およ
び２６は、−緒に通信パス４８を駆動し、そして該通信
バスによシ駆動されるが、該通信バスは、キーボード、
陰極線管端子、プリンタおよび変復調節装置のような従
来形式の通信製を硬に接続される１または複数の通信パ
ネルに接続される。
期の周辺装置ｆｆを制御するものを除く対の機能ユニッ
トが、互にロック−ステップ式同期で動作するというこ
とである。かくして、例えば、両メモリユニット１６．
１８は、ＡバスおよヒＢバス金同じように駆動し、また
２本のバスにより同じように駆動される。このことは、
対の中央処理ユニット１２および１４についても同様で
あり、また対の通信制御ユニット２４および２６につい
ても同様である。さらに、両通信制御ユニット２４およ
び２６は、−緒に通信パス４８を駆動し、そして該通信
バスによシ駆動されるが、該通信バスは、キーボード、
陰極線管端子、プリンタおよび変復調節装置のような従
来形式の通信製を硬に接続される１または複数の通信パ
ネルに接続される。
他方、ディスク制御ユニット２０および２２Ｖｉ、完全
同期で動作しない。なぜならば、 ｌＲＢに動作するデ
ィスクメモリ５２が互に非同期で動作するからである。
同期で動作しない。なぜならば、 ｌＲＢに動作するデ
ィスクメモリ５２が互に非同期で動作するからである。
無障害の動作中、各ディスク制御ユニット２０および２
２は゛、１本のバス４２．４４から受信されるデータを
、それと接続される１つのメモリ５２に書込む。各々異
なるディスク制御ユニットに接続される２つのディスク
メモリは、同じデータを含む。読取シ動作中、システム
は、どの制御ユニット２０．２２が利用可能かまた最小
時間に読取シラ行なうことができるかくしたがって、こ
れらの２つのメモリ５２の一方から記憶されたデータを
読み取る。しかして、この最小時間は普通、最短アクセ
ス時開音意味する。さらに１２つのリンクコントローラ
３２および３４は、普通互に独立に動作する。
２は゛、１本のバス４２．４４から受信されるデータを
、それと接続される１つのメモリ５２に書込む。各々異
なるディスク制御ユニットに接続される２つのディスク
メモリは、同じデータを含む。読取シ動作中、システム
は、どの制御ユニット２０．２２が利用可能かまた最小
時間に読取シラ行なうことができるかくしたがって、こ
れらの２つのメモリ５２の一方から記憶されたデータを
読み取る。しかして、この最小時間は普通、最短アクセ
ス時開音意味する。さらに１２つのリンクコントローラ
３２および３４は、普通互に独立に動作する。
第１図プロセッサモジュールのユニット１２ないし２８
．３２および３４は、各情報伝送中障害状態についてチ
ェックする。障害が検出された場合、問題のユニットは
、情報をバスストラクチャ３０中に駆動することから直
ちに不能化される。
．３２および３４は、各情報伝送中障害状態についてチ
ェックする。障害が検出された場合、問題のユニットは
、情報をバスストラクチャ３０中に駆動することから直
ちに不能化される。
これによ多、コンピュータは、任意のユニット間におい
て潜在的に存在するエラー情報の転送全阻止される。し
かしながら、障害ユニットの対のもの（パートナ）は動
作を続ける。かくして、システムは障害状態全検出する
が、使用者に明らかな中断をもたらすことなく動作を継
關し得る。プロセッサモジューＮ１０は、オペレーティ
ングシステムやその他のソフトウェア制御装置に広範囲
に依存することなく、改良されたハードウェア構造によ
シこの障害計容動作を可能にする。
て潜在的に存在するエラー情報の転送全阻止される。し
かしながら、障害ユニットの対のもの（パートナ）は動
作を続ける。かくして、システムは障害状態全検出する
が、使用者に明らかな中断をもたらすことなく動作を継
關し得る。プロセッサモジューＮ１０は、オペレーティ
ングシステムやその他のソフトウェア制御装置に広範囲
に依存することなく、改良されたハードウェア構造によ
シこの障害計容動作を可能にする。
例示すれるコンピュータシステムにおける周辺制御ユニ
ット２０．２２．２４．２６．２８．５２．５５Ｆｉ、
情報ヲパスストラクチャ３０上に駆動する前に障害につ
いてチェックするという動作順序で、情報を他のユニッ
トに転送する。障害がおる場合、障害ユニットはバス上
に情報を駆動、することから抑止される。しかしながら
、故障のない対のユニットのみで情報をバスストラクチ
ャ上に駆動することで動作は継続する。
ット２０．２２．２４．２６．２８．５２．５５Ｆｉ、
情報ヲパスストラクチャ３０上に駆動する前に障害につ
いてチェックするという動作順序で、情報を他のユニッ
トに転送する。障害がおる場合、障害ユニットはバス上
に情報を駆動、することから抑止される。しかしながら
、故障のない対のユニットのみで情報をバスストラクチ
ャ上に駆動することで動作は継続する。
メモリユニットおよび中央処理ユニットに関しては、障
害チェックについてなんら遅延なしに情報転送を手続す
ることは時間的に一層効率的である。したがって、例示
の中央処理ユニット１２および１４および例示のメモリ
ユニット１６および１日は、情報が障害チェックのため
の遅延なしにバスストラクチャ上に駆動されるという順
序で動作する。代わって、障害チェックは同時に遂行さ
れる。エラーを発生する障害が存在する場合、次のクロ
ック位相中、問題とするユニットは、先行のクロック位
相巾バスストツクチャ上に配された情報事項を無視すべ
きことをモジュールの全ユニットに指令する信号をバス
ストラクチャ上に駆動する。モジュールは、ついで、良
好なパートナ−ユニットすなわち検出された阻害のない
ユニットを使足して情報駆動クロック位相を反復する。
害チェックについてなんら遅延なしに情報転送を手続す
ることは時間的に一層効率的である。したがって、例示
の中央処理ユニット１２および１４および例示のメモリ
ユニット１６および１日は、情報が障害チェックのため
の遅延なしにバスストラクチャ上に駆動されるという順
序で動作する。代わって、障害チェックは同時に遂行さ
れる。エラーを発生する障害が存在する場合、次のクロ
ック位相中、問題とするユニットは、先行のクロック位
相巾バスストツクチャ上に配された情報事項を無視すべ
きことをモジュールの全ユニットに指令する信号をバス
ストラクチャ上に駆動する。モジュールは、ついで、良
好なパートナ−ユニットすなわち検出された阻害のない
ユニットを使足して情報駆動クロック位相を反復する。
この反復動作は、この後続のり四ツク位相中バスストラ
クチャ上にデータを駆動したかも知れない後続の転送サ
イクルを中断させる。その後続のサイクルはそのま＼反
復されねばならない。
クチャ上にデータを駆動したかも知れない後続の転送サ
イクルを中断させる。その後続のサイクルはそのま＼反
復されねばならない。
このようにして、第１図のプロセッサシステム１０は、
障害チェック段’Ｍ＋用意するために任意の周囲制御ユ
ニットからのデータ転送が１クロック位相中遅延され、
他方、ＣＰＵまたはメモリからの転送がこのような遅延
なしに逆行し、障害検出の場合に抹消されるというルト
様で動作する。上述の例のいずれの場合でも、障害条件
が検出された情報の転送の完了後、潜在的に故障のユニ
ットは、ＡバスまたはＢバス上にｍやメを駆動すること
から隔絶された状態に留まシ、障害ユニットの対のユニ
ットが動作を継続する。
障害チェック段’Ｍ＋用意するために任意の周囲制御ユ
ニットからのデータ転送が１クロック位相中遅延され、
他方、ＣＰＵまたはメモリからの転送がこのような遅延
なしに逆行し、障害検出の場合に抹消されるというルト
様で動作する。上述の例のいずれの場合でも、障害条件
が検出された情報の転送の完了後、潜在的に故障のユニ
ットは、ＡバスまたはＢバス上にｍやメを駆動すること
から隔絶された状態に留まシ、障害ユニットの対のユニ
ットが動作を継続する。
第１図は、２つのラム部分７６ａおよび１６ｂに分割さ
れるランダムアクセスメモリ（ＲＡＭ）Ｔｈ有する主メ
モリユニット１６を示す。トランシーバ１６ｃが、Ａバ
ス４２およびＸバス４６と接続されておシ、同一のトラ
ンシーバ１６ｄが、Ｂバス４４およびＸバス４６と接続
されている。メモリユニット内のマルチプレクサ、ＥＣ
Ｃおよび比較回路のフォーマット部分１６＠は、各メモ
リ書込み動作に対してＡバスまたはＢバスのいずれかｉ
ＲＡＭ部分１６＆および１６ｂと結合する。読取シ動作
中、ユニットはＲＡＭ部分から読み取らレルテータを両
パス４２および４４に駆動する。
れるランダムアクセスメモリ（ＲＡＭ）Ｔｈ有する主メ
モリユニット１６を示す。トランシーバ１６ｃが、Ａバ
ス４２およびＸバス４６と接続されておシ、同一のトラ
ンシーバ１６ｄが、Ｂバス４４およびＸバス４６と接続
されている。メモリユニット内のマルチプレクサ、ＥＣ
Ｃおよび比較回路のフォーマット部分１６＠は、各メモ
リ書込み動作に対してＡバスまたはＢバスのいずれかｉ
ＲＡＭ部分１６＆および１６ｂと結合する。読取シ動作
中、ユニットはＲＡＭ部分から読み取らレルテータを両
パス４２および４４に駆動する。
対のメモリユニット１８は、ユニット１６と同じに構成
される。
される。
メモリユニット部分１６ｅのｐｂチェック・修正部（Ｅ
ＣＣ）は、ＲＡＭ部分１６＆および１６ｂＫ書き込まれ
る各ワードについてＦＤチェックコードを提供し、各メ
モリ読取＃）動作中フードをチェックする。部分１６１
！１のＥＣＣｇで検串されるエラーの徴候に依存して、
メモリユニットは、障害信号を生じ、そして該信号はモ
ジュール１０の全ユニットに送られる。詳述すると、障
害メモリユニットは、両バスエラー信号を送出する。そ
のメそりユニットは、それに設定される状態に依存して
、データ全修正してそれｔ人およびＢバスに再伝送する
か、オフラインに移行する。対のメモリユニットは、も
し存在すれば、バスエラー信号に応答し、正しいデータ
を再伝送する。
ＣＣ）は、ＲＡＭ部分１６＆および１６ｂＫ書き込まれ
る各ワードについてＦＤチェックコードを提供し、各メ
モリ読取＃）動作中フードをチェックする。部分１６１
！１のＥＣＣｇで検串されるエラーの徴候に依存して、
メモリユニットは、障害信号を生じ、そして該信号はモ
ジュール１０の全ユニットに送られる。詳述すると、障
害メモリユニットは、両バスエラー信号を送出する。そ
のメそりユニットは、それに設定される状態に依存して
、データ全修正してそれｔ人およびＢバスに再伝送する
か、オフラインに移行する。対のメモリユニットは、も
し存在すれば、バスエラー信号に応答し、正しいデータ
を再伝送する。
例示のメモリユニット１６は、８Ｍバイトリーフに依る
５２Ｍバイトか、フォーウェイインターリーブの２Ｍバ
イトリーフで組織化されたランダムアクセスメモリの８
バイトで構成される。各リーフは、６４データビツトお
よび８エラー修正ビツトを含む７２ビツトワードを記憶
するように調整される。例示されるＲ Ａ Ｍ １６
ａ ｓ １６ ｂの各々は、この情報の／２金保持する
。すなわち、ＲＡＭ１６ｍは、３２の低順位データビッ
トおよび４エラー修正ビツトを記憶し、ＲＡＭ１６ｂＦ
ｉ、、３２高順位データビットおよび４エラー修正ビツ
ト金記憶する。好ましい具体例において、メモリアドレ
ススペースは、リーフ間で分配される。すなわち、例え
は、リーフ＃０はメモリワード０．４．８等を記憶し、
リーフ＃１はメモリワード１．５．９等を記憶し、リー
フ＃２はメモリワード２．６．１０等を記憶し、リーフ
＃３はメモリワード３．７．１１等金肥憶する。リーフ
に記憶される各メモリワードの個々のビットは、プレイ
間で分配される。かくして、例えば、メモリワード１は
、リーフ弁１ｆ構成するプレイの各チップの位置（０，
０）ｆｔアドレスすることによシアクセスできよう。
５２Ｍバイトか、フォーウェイインターリーブの２Ｍバ
イトリーフで組織化されたランダムアクセスメモリの８
バイトで構成される。各リーフは、６４データビツトお
よび８エラー修正ビツトを含む７２ビツトワードを記憶
するように調整される。例示されるＲ Ａ Ｍ １６
ａ ｓ １６ ｂの各々は、この情報の／２金保持する
。すなわち、ＲＡＭ１６ｍは、３２の低順位データビッ
トおよび４エラー修正ビツトを記憶し、ＲＡＭ１６ｂＦ
ｉ、、３２高順位データビットおよび４エラー修正ビツ
ト金記憶する。好ましい具体例において、メモリアドレ
ススペースは、リーフ間で分配される。すなわち、例え
は、リーフ＃０はメモリワード０．４．８等を記憶し、
リーフ＃１はメモリワード１．５．９等を記憶し、リー
フ＃２はメモリワード２．６．１０等を記憶し、リーフ
＃３はメモリワード３．７．１１等金肥憶する。リーフ
に記憶される各メモリワードの個々のビットは、プレイ
間で分配される。かくして、例えば、メモリワード１は
、リーフ弁１ｆ構成するプレイの各チップの位置（０，
０）ｆｔアドレスすることによシアクセスできよう。
スについて障害検出全行なう。この目的のため、フォー
マット部分１６ｅの比較部は、メモリユニット１６がＡ
バス４２から受信するすべての信号をユニットがＢバス
４４から受は取る信号と比較する。モジュール１０およ
び特にバス４２および４４が障害なしに動作していると
き、ＡバスおよびＢバスは、同一の同期された信号全搬
送する。
マット部分１６ｅの比較部は、メモリユニット１６がＡ
バス４２から受信するすべての信号をユニットがＢバス
４４から受は取る信号と比較する。モジュール１０およ
び特にバス４２および４４が障害なしに動作していると
き、ＡバスおよびＢバスは、同一の同期された信号全搬
送する。
信号が異なると、フォーマット部分１６・の比較部は障
害金認めることができる。フォーマット部分１６・はま
た、受信された信号のコードを試験し、コード化エラー
を有するバスがあればこれ全識別するエラー信号を発生
する。Ｘバス４６は、このパスエラー信号金モジュール
１０の全ユニットに送シ、各ユニットがそのバス上の信
号を無視することを指令する。
害金認めることができる。フォーマット部分１６・はま
た、受信された信号のコードを試験し、コード化エラー
を有するバスがあればこれ全識別するエラー信号を発生
する。Ｘバス４６は、このパスエラー信号金モジュール
１０の全ユニットに送シ、各ユニットがそのバス上の信
号を無視することを指令する。
゛第１面金さらに参照すると、対の中央処理ユニット１
４に同一の中央処理ユニット１２は、２つのプロセッサ
部分１２ａおよび１２ｂ、、＆想メモリ動作を行なうた
め２つのプロセッサ部と接続されたＭＡＰ１２ｃ、制御
部１２ｄ１処理ユニツトとバス４２．４４および４６間
において信号全転送するトランシーバ１２ｅ’ｉ有する
。２つのプロセッサ部分１２ｍおよび１２ｂＨ、ユニッ
ト１２内の障害検出のために設けられている。両者は、
互に本質的に同じにかつ完全同期して動作する。
４に同一の中央処理ユニット１２は、２つのプロセッサ
部分１２ａおよび１２ｂ、、＆想メモリ動作を行なうた
め２つのプロセッサ部と接続されたＭＡＰ１２ｃ、制御
部１２ｄ１処理ユニツトとバス４２．４４および４６間
において信号全転送するトランシーバ１２ｅ’ｉ有する
。２つのプロセッサ部分１２ｍおよび１２ｂＨ、ユニッ
ト１２内の障害検出のために設けられている。両者は、
互に本質的に同じにかつ完全同期して動作する。
コンパレータ１２ｆは、２つのプロセッサ部からの信号
出力を比較し、２つの部分からの対応する信号が異なれ
ば障害信号を発生する。制御部は、他の動作もあるが、
障害信号に応答してエラー信号を発生し、Ｘバス４６が
このエラー信号全モジュール１０の全ユニットに伝送す
る。制御部は、ついでそのユニットが信号をバスストラ
フチャ５０にさらに駆動するのを隔絶する。
出力を比較し、２つの部分からの対応する信号が異なれ
ば障害信号を発生する。制御部は、他の動作もあるが、
障害信号に応答してエラー信号を発生し、Ｘバス４６が
このエラー信号全モジュール１０の全ユニットに伝送す
る。制御部は、ついでそのユニットが信号をバスストラ
フチャ５０にさらに駆動するのを隔絶する。
故障中のユニットが他のユニットに送るエラー信号は、
例示のモジュールにおいては、Ａバスエラー信号および
Ｂバスエラー信号と称される１対の信号でおる。モジュ
ール１０内のどの例示のユニットも、特定のエラー発生
の障害を検出するとＸバス上にこの１対の信号を発生す
る。どの故障信号も割込み信号を発生し、そして該信号
は、モジュールの中央処理ユニットをして異なるユニッ
トを尋問せしめ、障害ユニットを発見せしめる。
例示のモジュールにおいては、Ａバスエラー信号および
Ｂバスエラー信号と称される１対の信号でおる。モジュ
ール１０内のどの例示のユニットも、特定のエラー発生
の障害を検出するとＸバス上にこの１対の信号を発生す
る。どの故障信号も割込み信号を発生し、そして該信号
は、モジュールの中央処理ユニットをして異なるユニッ
トを尋問せしめ、障害ユニットを発見せしめる。
中央処理ユニット１２は、主電源３６０２つの同一の内
部電源３６ｍおよび３６ｂの一方から電力を受は取る。
部電源３６ｍおよび３６ｂの一方から電力を受は取る。
対（パートナ）のＣＰＵ１４は、他の内部電源から主電
力を受は取る。それゆえ、一方の内部電源の故障は、２
つの対のＣＰＵ １２および１４の一方のみを不能化し
、他方のＣＰＵ金阻害しない。ユニット１２内の制御部
分１２ｄは、ＣＰＵ １２に対して電源電圧を発生する
電力段を有する。電源段は、主システム電源３６からＯ
バス電源重圧を監視し、さらＫそれが発生する他の電圧
を監視して電力障害信号を発生する。上述のように、Ｃ
ＰＵ１２のハードウェアは、ユニット内に発生される障
害条件に応答して、他の動作もあるが、トランシーバ１
２＠のドライバを不能化して、ユニット１２がら潜在的
にエラーを含む↑１ｗ１ｗバスストラクチャ出するのを
阻止する。
力を受は取る。それゆえ、一方の内部電源の故障は、２
つの対のＣＰＵ １２および１４の一方のみを不能化し
、他方のＣＰＵ金阻害しない。ユニット１２内の制御部
分１２ｄは、ＣＰＵ １２に対して電源電圧を発生する
電力段を有する。電源段は、主システム電源３６からＯ
バス電源重圧を監視し、さらＫそれが発生する他の電圧
を監視して電力障害信号を発生する。上述のように、Ｃ
ＰＵ１２のハードウェアは、ユニット内に発生される障
害条件に応答して、他の動作もあるが、トランシーバ１
２＠のドライバを不能化して、ユニット１２がら潜在的
にエラーを含む↑１ｗ１ｗバスストラクチャ出するのを
阻止する。
対のディスク制御ユニット２２に同一のディスク制御ユ
ニット２０は、バスインタフェース部分２０ｍ、２つの
同一のディスク制御部分２０ｂおよび２０ｃ１およびデ
ィスクインタフェースＳ分２０ｄ＠有する。バスインタ
ーフェース部分２０ａは１例示のシステムにおいては、
すべての制御ユニットに対して本質的に標準的なもので
おるが、Ａバス４２またはＢパス４４からの入力信号を
、マルチプレクサでディスク制御部分２０ｂおよび２０
ｃに結合する。インターフェース部分２０ａはまた、出
力信号４ＡバスおよびＢバスに供給する。しかしながら
、バスインタフェース部分２０ａは、出力信号をパスに
供給する前に、２制御部分２０ｂおよび２０ｅからの出
力信号を比較し、無効比較の場合、インターフェース部
分の出力ドライバを不能化して、潜在的にエラーのある
信号がバスストラクチャ３０に供給されるのを防ぐ。
ニット２０は、バスインタフェース部分２０ｍ、２つの
同一のディスク制御部分２０ｂおよび２０ｃ１およびデ
ィスクインタフェースＳ分２０ｄ＠有する。バスインタ
ーフェース部分２０ａは１例示のシステムにおいては、
すべての制御ユニットに対して本質的に標準的なもので
おるが、Ａバス４２またはＢパス４４からの入力信号を
、マルチプレクサでディスク制御部分２０ｂおよび２０
ｃに結合する。インターフェース部分２０ａはまた、出
力信号４ＡバスおよびＢバスに供給する。しかしながら
、バスインタフェース部分２０ａは、出力信号をパスに
供給する前に、２制御部分２０ｂおよび２０ｅからの出
力信号を比較し、無効比較の場合、インターフェース部
分の出力ドライバを不能化して、潜在的にエラーのある
信号がバスストラクチャ３０に供給されるのを防ぐ。
ディスク制御ユニット２０は、一方の主内部電源３６ｍ
から動作電力金堂は取シ、対のユニット２２は、他方の
内部電源５６ｂから動作電力金堂は取る。
から動作電力金堂は取シ、対のユニット２２は、他方の
内部電源５６ｂから動作電力金堂は取る。
各例示のディスク制御部分２０ｂおよび２０ｅは、プロ
グラム設定されたマイクロプロセッサを有しておシ、そ
して該マイクロプロセッサは、読取シおよび書込み動作
およびディスクメモリを作動させるための関連する制御
動作を行なわせる。
グラム設定されたマイクロプロセッサを有しておシ、そ
して該マイクロプロセッサは、読取シおよび書込み動作
およびディスクメモリを作動させるための関連する制御
動作を行なわせる。
ユニット２０内のチェック動作を容易にするため、２部
分が設けられている。ディスクインターフェース部分２
０ｄは、ユニットからの制御およびデータ書込み信号を
ディスクメモリに供給し、ディスクメモリからの状態お
よびデータ読取シ信号を制御部分に供給する。ディスク
インターフェース部分２０ｄは、パリティおよび比較技
術を用いてエラーを発生する障害について種々の信号を
試験する。
分が設けられている。ディスクインターフェース部分２
０ｄは、ユニットからの制御およびデータ書込み信号を
ディスクメモリに供給し、ディスクメモリからの状態お
よびデータ読取シ信号を制御部分に供給する。ディスク
インターフェース部分２０ｄは、パリティおよび比較技
術を用いてエラーを発生する障害について種々の信号を
試験する。
第１Ｋを引き続いて参照すると、同一の対のユニット２
６と同じ通信制御ユニット２４が設けられておシ、そし
て該ユニットは、大部分少なくともディスクユニット２
０のインターフェース部分２０＆と同じバスインターフ
ェース部分２４ｍを有する。通信ユニット２４はまえ、
２つの通信部分２４ｂおよび２４ｅと、通信インターフ
ェース部分２４ｄＱ有する。ユニット２４を対のユニッ
ト２６と正確な同期状態にもたらすロック−ステップ回
路２４も設けられている。バスインターフェース部分２
４ａは、ディスク制御ユニットのバスインターフェース
部分２０ａと本質的に同じように機能する。例示のモジ
ュールにおいて、通信制御部分２４ｂは、通信パネル５
０に対して制御アドレスデータおよび状態機能全提供す
る駆動部分として機能し、他方の部分は、エラーチェッ
ク目的のため、これらの動作を複式化するチェック部分
として機能する。通信インターフェース部分２４ｂＦｉ
、ディスク制御ユニット２０Ｃ）ディスクインターフェ
ース部分２０ｄに関して記述したのと同じエラーチェッ
ク機能を提供する。
６と同じ通信制御ユニット２４が設けられておシ、そし
て該ユニットは、大部分少なくともディスクユニット２
０のインターフェース部分２０＆と同じバスインターフ
ェース部分２４ｍを有する。通信ユニット２４はまえ、
２つの通信部分２４ｂおよび２４ｅと、通信インターフ
ェース部分２４ｄＱ有する。ユニット２４を対のユニッ
ト２６と正確な同期状態にもたらすロック−ステップ回
路２４も設けられている。バスインターフェース部分２
４ａは、ディスク制御ユニットのバスインターフェース
部分２０ａと本質的に同じように機能する。例示のモジ
ュールにおいて、通信制御部分２４ｂは、通信パネル５
０に対して制御アドレスデータおよび状態機能全提供す
る駆動部分として機能し、他方の部分は、エラーチェッ
ク目的のため、これらの動作を複式化するチェック部分
として機能する。通信インターフェース部分２４ｂＦｉ
、ディスク制御ユニット２０Ｃ）ディスクインターフェ
ース部分２０ｄに関して記述したのと同じエラーチェッ
ク機能を提供する。
同様に、対のユニット３４と同一のリンク制御ユニット
３２は、２つの冗長リンク制御部分３２ｂおよび５２ｅ
に接続されたバスインターフェース部分３２＆を有し、
２つの制御部分とリンク４０の１組の導Ｂ ４０ ａ間
に接続されたリンクインターフェース部分３２ｄＱ有す
る。対のユニット３４は、他の１組の導１１４０ｂと接
続されている。
３２は、２つの冗長リンク制御部分３２ｂおよび５２ｅ
に接続されたバスインターフェース部分３２＆を有し、
２つの制御部分とリンク４０の１組の導Ｂ ４０ ａ間
に接続されたリンクインターフェース部分３２ｄＱ有す
る。対のユニット３４は、他の１組の導１１４０ｂと接
続されている。
単一のテープ制御ユニット２日は、基本的に他の制御ユ
ニットと同様に槽底されておシ、バスインターフェース
部分２８１は、バスストラクチャ１０の５本の全バス４
２．４４および４６・、２つのテープ制御部分２８ｂお
よび２８ｃ、およびテプ移送装置５４と接続するテープ
インターフェース部分２８ｄと接続されている。
ニットと同様に槽底されておシ、バスインターフェース
部分２８１は、バスストラクチャ１０の５本の全バス４
２．４４および４６・、２つのテープ制御部分２８ｂお
よび２８ｃ、およびテプ移送装置５４と接続するテープ
インターフェース部分２８ｄと接続されている。
本発明の好ましい実施例に使用され第１図に図示されて
いる種々のディジタルデータプロセッサ要素、例えば中
央処理ユニットおよび周辺装置制御ユニット、ならびに
バス、バックプレインおよび電力回路は、マサチューセ
ッツ所在のＳｔｒａｔｕｓＣｏｍｐｕｔｅｒ Ｃｏｍｐ
ａｎｙから商業的に入手し得る。好ましいメモリユニッ
トアーキテクチャおよび動作シーケンスは以下で論述す
る。
いる種々のディジタルデータプロセッサ要素、例えば中
央処理ユニットおよび周辺装置制御ユニット、ならびに
バス、バックプレインおよび電力回路は、マサチューセ
ッツ所在のＳｔｒａｔｕｓＣｏｍｐｕｔｅｒ Ｃｏｍｐ
ａｎｙから商業的に入手し得る。好ましいメモリユニッ
トアーキテクチャおよび動作シーケンスは以下で論述す
る。
Ｃバスストラフチャ枇Ｎ
第１図の７′ロセツ−フの全ユニットを相互接続するバ
スストラフチャ３０は、バス導体が配線されるパネル上
に取り付けられたコネクタ配列を備えるパークプレーン
によシュニットに接続される。
スストラフチャ３０は、バス導体が配線されるパネル上
に取り付けられたコネクタ配列を備えるパークプレーン
によシュニットに接続される。
しかして、ユニットはコネクタ配列に！２Ｍｆ、される
。
。
バックプレーンには、Ａバス４２およびＢバス４４の複
式導体、Ｘバス４６の非複式導体が配線されている。
式導体、Ｘバス４６の非複式導体が配線されている。
第１図の例示のシステムは、３つのバスモードないしバ
ックプレーンモードのいずれかで動作する。すなわち、
ＡパスおよびＢバスに従うか、Ａバスに従うか、または
Ｂパスにしたがう。３つのいずれのモードにおいても、
ＡパスおよびＢバスは、筒ツクーステップ同期で同一の
信号で駆動されるが、データを受信するよ５に作動され
るユニットは、Ａ追従モードおよびＢ追従モードにおい
ては他のバスを無視する。全モードにおいて、パリティ
が連続的に発生されてチェックされ、そしていずれのユ
ニットも、どのバスが障害を有すると思われるかＫした
がって、バスＡエラー信号および／またはバスＢエラー
信号金発生することによシ、いずれのバスが潜在的に障
害を含むことを信号し得もシステム内の全ユニットは、
か＼る単一のバスエラー信号に応答して、他のバスのみ
にしたがうように切シ替わる。中央処理ユニットは、モ
ード命令を伝送することによシ動作モードを同時に切シ
替えるように全ユニットに指令し得る。
ックプレーンモードのいずれかで動作する。すなわち、
ＡパスおよびＢバスに従うか、Ａバスに従うか、または
Ｂパスにしたがう。３つのいずれのモードにおいても、
ＡパスおよびＢバスは、筒ツクーステップ同期で同一の
信号で駆動されるが、データを受信するよ５に作動され
るユニットは、Ａ追従モードおよびＢ追従モードにおい
ては他のバスを無視する。全モードにおいて、パリティ
が連続的に発生されてチェックされ、そしていずれのユ
ニットも、どのバスが障害を有すると思われるかＫした
がって、バスＡエラー信号および／またはバスＢエラー
信号金発生することによシ、いずれのバスが潜在的に障
害を含むことを信号し得もシステム内の全ユニットは、
か＼る単一のバスエラー信号に応答して、他のバスのみ
にしたがうように切シ替わる。中央処理ユニットは、モ
ード命令を伝送することによシ動作モードを同時に切シ
替えるように全ユニットに指令し得る。
Ｘバス４６によシ全ユニットに主クロツク信号を供給す
るモジュールクロック５ Ｂ （第１図）ｔｉ、１ユニ
ツトから他のユニットへの情報の転送のため１主タイミ
ング信号を供給する。モジュールの異なるユニット（お
いて適正に位相調節されたタイミングシーケンスの発生
を容易にするために、主クロック３８は、第２Ａ図に波
形５６ｍおよび５６ｂで示されるように、クロックおよ
び同期タイミング信号を発生する。例示のモジュールは
、１６ＭＨｚ クロック信号および８ＭＨｚ 同期信
号で動作し、同期信号の各１２５ナノ秒の位相で新しい
転送サイクルを開始できる。
るモジュールクロック５ Ｂ （第１図）ｔｉ、１ユニ
ツトから他のユニットへの情報の転送のため１主タイミ
ング信号を供給する。モジュールの異なるユニット（お
いて適正に位相調節されたタイミングシーケンスの発生
を容易にするために、主クロック３８は、第２Ａ図に波
形５６ｍおよび５６ｂで示されるように、クロックおよ
び同期タイミング信号を発生する。例示のモジュールは
、１６ＭＨｚ クロック信号および８ＭＨｚ 同期信
号で動作し、同期信号の各１２５ナノ秒の位相で新しい
転送サイクルを開始できる。
各データ転送サイクルは、このようなタイミング位相金
少なくとも４つ有しておシ、そして例示のシステムは・
バックプレイ／バスストラクチャ上で４サイクルをパイ
プライン結合できる。かくして、システムは、第１のサ
イクルの最後の位相、第２のサイクルの第３の位相、第
４のサイクルの第２の位相、および第４のサイクルの第
１の位相全同時に遂行し得る。位相は、それらがサイク
ル内で起こる順序で、調整位相、限定位相、応答位相お
よびデータ転送位相と称される。エラーの場合、サイク
ルは、第５、第６のボストデータ位相を含むように延長
される。動作サイクルのこれらのタイミング位相につい
ては、各位相中バスストラフチャ上で起こシ得る信号の
記述の後で論述される。
少なくとも４つ有しておシ、そして例示のシステムは・
バックプレイ／バスストラクチャ上で４サイクルをパイ
プライン結合できる。かくして、システムは、第１のサ
イクルの最後の位相、第２のサイクルの第３の位相、第
４のサイクルの第２の位相、および第４のサイクルの第
１の位相全同時に遂行し得る。位相は、それらがサイク
ル内で起こる順序で、調整位相、限定位相、応答位相お
よびデータ転送位相と称される。エラーの場合、サイク
ルは、第５、第６のボストデータ位相を含むように延長
される。動作サイクルのこれらのタイミング位相につい
ては、各位相中バスストラフチャ上で起こシ得る信号の
記述の後で論述される。
第１図に例示されるプロセッサモジュールは、指示され
る各タイミング位相と関連してバスストラクチャ３０上
に下記の信号を発生する。複式として指示される信号は
、ＡバスおよびＢパス上に発生され、他の信号はＸバス
上にのみ発生される。
る各タイミング位相と関連してバスストラクチャ３０上
に下記の信号を発生する。複式として指示される信号は
、ＡバスおよびＢパス上に発生され、他の信号はＸバス
上にのみ発生される。
バスサイクル要求−ｍ−バスサイクルを開始する用意が
整ったユニットは、どれでもこの信号を出すことができ
る。調整位相においてバスアクセスを得るのに成功した
ユニットは、次の位相中サイクルを開始する。中央処理
ユニットは、調整のためＫもっとも低い優先権を有して
おシ、調整位相におけるアクセスを確保するどの周辺制
御ユニットに対してもこの信号の送出に続く次のタイミ
ング位相全解放する。
整ったユニットは、どれでもこの信号を出すことができ
る。調整位相においてバスアクセスを得るのに成功した
ユニットは、次の位相中サイクルを開始する。中央処理
ユニットは、調整のためＫもっとも低い優先権を有して
おシ、調整位相におけるアクセスを確保するどの周辺制
御ユニットに対してもこの信号の送出に続く次のタイミ
ング位相全解放する。
調整ネットワークーーー この１組の信号は、システム
の異なるユニットの調整回路を相互接続し、サービスを
要求している、すなわちバスサイクル要求を発生してい
る最高の優先性をもつユニットを決定する。選択された
ユニットは、そのサイクルに対するバスマスタと称され
る。
の異なるユニットの調整回路を相互接続し、サービスを
要求している、すなわちバスサイクル要求を発生してい
る最高の優先性をもつユニットを決定する。選択された
ユニットは、そのサイクルに対するバスマスタと称され
る。
サイクル限定−一一一調整位相においてバスマスタと称
されるユニットが、サイクル例えば読取シ、書込み、Ｉ
ｌｏ、割込み、肯定応答を限定するためこの１組の信号
全送出する。
されるユニットが、サイクル例えば読取シ、書込み、Ｉ
ｌｏ、割込み、肯定応答を限定するためこの１組の信号
全送出する。
アドレスーーーーバスマスタユニットが、サイクルに対
するメモリまたはＩ１０位置を識別する物理的アドレス
信号を送出する。
するメモリまたはＩ１０位置を識別する物理的アドレス
信号を送出する。
アドレスパリティーーーーバスマスタユニットはまた、
アドレスおよびサイクル限定信号の偶数パリティ金提供
する信号全発生する。
アドレスおよびサイクル限定信号の偶数パリティ金提供
する信号全発生する。
迅速Ｂｕｓｙ−−−−アドレスされた従属ユニットは、
この任意的信号を送出し、中央処理ユニットがこれに応
答する。次の応答位相中Ｂｕｉｙ信号がこの信号に続く
。
この任意的信号を送出し、中央処理ユニットがこれに応
答する。次の応答位相中Ｂｕｉｙ信号がこの信号に続く
。
Ｂｕｔｙ−ｍ−システム中のどのユニットもこの信号を
送出し得る。これは、どのサイクルが応答位相にあって
もこれを中断する。
送出し得る。これは、どのサイクルが応答位相にあって
もこれを中断する。
データーーーデータ信号は、好ましくは数が３２でアシ
、書込みサイクル中のバスマスタユニットによシ、ある
いは読取クサイクル中の従属ユニットにより送出される
。
、書込みサイクル中のバスマスタユニットによシ、ある
いは読取クサイクル中の従属ユニットにより送出される
。
上部データ有効（ＵＤＶ）および下部データ有効（ＬＤ
Ｖ）−一−これらの信号は、データワードのどのバイト
が有効でおるかを指示するコード化情報を含む。
Ｖ）−一−これらの信号は、データワードのどのバイト
が有効でおるかを指示するコード化情報を含む。
データパリティーーーこの信号は、バスストラクチャの
データ、ＵＤｖおよびＬＩ）／線に対して偶数パリティ
を提供する。
データ、ＵＤｖおよびＬＩ）／線に対して偶数パリティ
を提供する。
迅速ＥＣＣエラー−一一従民ユニットが、データに関し
て、読取シ動作中この信号を送出し、バスマスタに修正
可能なメモリエラーについて報知する。ボストデータ位
相において両バスエラー信号がこれに続く。ディスク制
御ユニットのような緩速マスタユニットは、この信号全
無視し、単に１続くバスエラー信号に応答し得る。
て、読取シ動作中この信号を送出し、バスマスタに修正
可能なメモリエラーについて報知する。ボストデータ位
相において両バスエラー信号がこれに続く。ディスク制
御ユニットのような緩速マスタユニットは、この信号全
無視し、単に１続くバスエラー信号に応答し得る。
バス割込み要求−ｍ−サービスを要求するユニットは、
この信号を送出し、中央プロセッサを中断する。
この信号を送出し、中央プロセッサを中断する。
バスＡエラーーーーＡバス上のエラーを検出するユニッ
トは、この信号を次のタイミング位相中に送出する。こ
の信号は、ＥＣＣメモリエラーから生ずるバス上のエラ
ーデータの伝送に続き、バスＢエラー信号とともに送出
される。
トは、この信号を次のタイミング位相中に送出する。こ
の信号は、ＥＣＣメモリエラーから生ずるバス上のエラ
ーデータの伝送に続き、バスＢエラー信号とともに送出
される。
パスＢエラーーーーＢバス上のエラーを検出するユニッ
トは、次のタイミング位相中この信号を送出する。この
信号は、ＥＣＣメモリエラーから生ずるバス上の障害デ
ータの伝送に続きバス人エラー信号とともに送出される
。
トは、次のタイミング位相中この信号を送出する。この
信号は、ＥＣＣメモリエラーから生ずるバス上の障害デ
ータの伝送に続きバス人エラー信号とともに送出される
。
バスクロックおよびバス同期−ｍ−システムクロック３
８はこれらのマスクタイミング信号を発生する。
８はこれらのマスクタイミング信号を発生する。
保守要求−ｍ−低優先保守サービスを必要とするユニッ
トがこの信号を送出する。この信号に貌いて、普通、そ
のユニット上の指示ランプがターンオンされる。
トがこの信号を送出する。この信号に貌いて、普通、そ
のユニット上の指示ランプがターンオンされる。
スロット番号−ｍ−これらの信号は、バスストラクチャ
に供給されないが、実際には、プロセッサモジュールの
各ユニットに割シ当てられる番号および調整の優先性を
識別するだめのバックプレーンコネクタで発生される。
に供給されないが、実際には、プロセッサモジュールの
各ユニットに割シ当てられる番号および調整の優先性を
識別するだめのバックプレーンコネクタで発生される。
パートナ（対）通信−ｍ−これらの信号はパートナユニ
ット間でのみバスを通される。
ット間でのみバスを通される。
内部電力−−−これらは、バスストラクチャが内部電源
５６ａおよび３６ｂからモジュール１０の異なるユニッ
トに搬送するｔ力線（復帰ム？ヲ含む）である。
５６ａおよび３６ｂからモジュール１０の異なるユニッ
トに搬送するｔ力線（復帰ム？ヲ含む）である。
調整位相中、バスマスタとなシ得かつバスサイクルを開
始する用意が整っている第１図のプロセッサモジュール
１０の任意のユニットは、バスストラクチャの使用につ
いて調整を行なう。ユニットは、バスサイクル要求（ｉ
号を送出し、かつ同時に、以下に説明される調整ネット
ワークによりやはりバスサイクル要求を主張している高
位の矢先性全有するユニットについてチェックを行なう
ことによりこれを行なう。第１図に例示てれるシステム
において、調整ネットワークは、ユニットスロット番号
で動作し、スロット位ゴにしたがって優先性が割り当て
られる。調整位相中にバスストラフチャにアクセスする
ことに成攻するユニット、または対のユニットは、バス
マスタと称され、次のクロック位相中転送サイクルを開
始する。
始する用意が整っている第１図のプロセッサモジュール
１０の任意のユニットは、バスストラクチャの使用につ
いて調整を行なう。ユニットは、バスサイクル要求（ｉ
号を送出し、かつ同時に、以下に説明される調整ネット
ワークによりやはりバスサイクル要求を主張している高
位の矢先性全有するユニットについてチェックを行なう
ことによりこれを行なう。第１図に例示てれるシステム
において、調整ネットワークは、ユニットスロット番号
で動作し、スロット位ゴにしたがって優先性が割り当て
られる。調整位相中にバスストラフチャにアクセスする
ことに成攻するユニット、または対のユニットは、バス
マスタと称され、次のクロック位相中転送サイクルを開
始する。
例示のシステム中の中央処堆二ニット１２．１４は、最
低の優先性を有し、バスストラフチャの調整塚に接続さ
れていない。したがって、ＣＰＵは、調整位相すなわち
バスサイクル要求が主張されたタイミング位相に続くサ
イクルを開始しない。
低の優先性を有し、バスストラフチャの調整塚に接続さ
れていない。したがって、ＣＰＵは、調整位相すなわち
バスサイクル要求が主張されたタイミング位相に続くサ
イクルを開始しない。
ＣＰＵは、代わって、バスストラクチャをバスマスタに
、すなわち成功した周辺ユニットに解放する。さらに、
例示のシステムにおいて、各メモリユニット１６．１日
は決してマスクとならず、調整を行なわない。
、すなわち成功した周辺ユニットに解放する。さらに、
例示のシステムにおいて、各メモリユニット１６．１日
は決してマスクとならず、調整を行なわない。
サイクルの限定位相中、そのサイクルに対してバスマス
タとなることが決定されたユニットは、１組のサイクル
限定および機能信号を発生することによりサイクルの形
式を定める。バスマスタはまた、アドレス信号を送出し
、アドレスおよび機能信号に対してアドレスパリティ線
上に偶数パリティを設定する。プロセッサモジュールの
全ユニットはまた、それらの内部動作状態に拘りなく、
機能信号およびアドレス信号を搬送するバス導体上に信
号を受信する。しかし、周辺制御ユニットは、パリティ
信号を受信せずに動作し得る。
タとなることが決定されたユニットは、１組のサイクル
限定および機能信号を発生することによりサイクルの形
式を定める。バスマスタはまた、アドレス信号を送出し
、アドレスおよび機能信号に対してアドレスパリティ線
上に偶数パリティを設定する。プロセッサモジュールの
全ユニットはまた、それらの内部動作状態に拘りなく、
機能信号およびアドレス信号を搬送するバス導体上に信
号を受信する。しかし、周辺制御ユニットは、パリティ
信号を受信せずに動作し得る。
応’ｔｒ位相中、使用中であるシステムのアドレスされ
たユニットは、ビージー信号を送出してサイクルを中断
し得る。例えば、メモリユニットは、使用中またはリフ
レッシュサイクル中アドレスされると、バスビージー信
号を送出し得る。応答位相中送出されるバスエラー信号
は、サイクルの限定位相中与えられたアドレスに関して
エラーがあったかも知れないからサイクルを中断する。
たユニットは、ビージー信号を送出してサイクルを中断
し得る。例えば、メモリユニットは、使用中またはリフ
レッシュサイクル中アドレスされると、バスビージー信
号を送出し得る。応答位相中送出されるバスエラー信号
は、サイクルの限定位相中与えられたアドレスに関して
エラーがあったかも知れないからサイクルを中断する。
読取９および醤込み両サイクルに対して、データは、デ
ータ転送位■中ＡバスおよびＢバス上で転送される。
ータ転送位■中ＡバスおよびＢバス上で転送される。
これにより、システムは、データ線の使用のため再調整
に頼ることなくかつソースユニットまたはデータユニッ
トに関してデータにタグを付する必要なく、バスストラ
フチャ上で読取りサイクルと当込みサイクルをバイグラ
イン結合することが可能となる。
に頼ることなくかつソースユニットまたはデータユニッ
トに関してデータにタグを付する必要なく、バスストラ
フチャ上で読取りサイクルと当込みサイクルをバイグラ
イン結合することが可能となる。
全ワード転送は、両ＵＤＶおよびＬＤＶ（上部データ有
効および下部データ有効）信号の送出により遂行きれる
。半ワードないしバイトの転送は、これらの有効信号の
一方のみの送出を伴なう転送として限定てれる。舊込み
転送は、単にいずれの有効信号をも送出しないことによ
り、バスマスタにおいてサイクルの後の方で中断てれ得
る。読み取られつ＼ある従属ユニットは、データに関し
て有効信号を送出しなければならない。有効信号は、バ
スデータパリティを計算する際に包含される。
効および下部データ有効）信号の送出により遂行きれる
。半ワードないしバイトの転送は、これらの有効信号の
一方のみの送出を伴なう転送として限定てれる。舊込み
転送は、単にいずれの有効信号をも送出しないことによ
り、バスマスタにおいてサイクルの後の方で中断てれ得
る。読み取られつ＼ある従属ユニットは、データに関し
て有効信号を送出しなければならない。有効信号は、バ
スデータパリティを計算する際に包含される。
データ転送位相空検出されるエラーは、ボストデータ位
相である次のタイミング位相中、エラーを検出するユニ
ットをしてバスエラー信号の一方または双方を送出せし
める。第１図の例示のモジュールにおいて、周辺制御ユ
ニットハ、データを使用する前にエラーが起とるか歪か
を見るため待期する。他方、システムの中央処理ユニッ
トおよび主メモリユニットは、データが受信されるや否
やそれを利用し、エラーが生じた場合、実際に、バック
アップを行ない、正しいデータを待つ。ボストデータ位
相中のバスエラー信号の送出により、転送位相は転送サ
イクルの次の第６の位相巾反復される。これにより、こ
の第２のボストデータ位相巾バスストテクチャ上でデー
タを伝送してしまうサイクルを中断する（もしあれば）
。
相である次のタイミング位相中、エラーを検出するユニ
ットをしてバスエラー信号の一方または双方を送出せし
める。第１図の例示のモジュールにおいて、周辺制御ユ
ニットハ、データを使用する前にエラーが起とるか歪か
を見るため待期する。他方、システムの中央処理ユニッ
トおよび主メモリユニットは、データが受信されるや否
やそれを利用し、エラーが生じた場合、実際に、バック
アップを行ない、正しいデータを待つ。ボストデータ位
相中のバスエラー信号の送出により、転送位相は転送サ
イクルの次の第６の位相巾反復される。これにより、こ
の第２のボストデータ位相巾バスストテクチャ上でデー
タを伝送してしまうサイクルを中断する（もしあれば）
。
例示のシステムの通常のバックプレインモードにおいて
絋、全ユニットが両バス追従モードにある。この場合、
ＡバスまたはＢバスの両者ともエラーがないと思われる
。例えばＡバス上のエラーに応答して、全ユニットは、
同期的にＢ追従モードに切シ換わる。例示のプロセッサ
モジニール１０は、中央処理ユニットにおいて動作する
監視ソフトウェアによシ実行される命令により両バス追
従動作モードに戻る。
絋、全ユニットが両バス追従モードにある。この場合、
ＡバスまたはＢバスの両者ともエラーがないと思われる
。例えばＡバス上のエラーに応答して、全ユニットは、
同期的にＢ追従モードに切シ換わる。例示のプロセッサ
モジニール１０は、中央処理ユニットにおいて動作する
監視ソフトウェアによシ実行される命令により両バス追
従動作モードに戻る。
Ｂ追従動作モードおよびＡ追従動作モードの両モードに
おいて、ＡバスおよびＢバスの両者はシステムユニット
により）１１され、全ユニットはなおエラーチェックを
逐行する。両バス追従モードの動作との唯一の差は、デ
ータが反復されることを要せずかつ如何なるサイクルを
も中断することなく、追従されつ−ない一方のバス上の
他のエラーを記録することのみである。他方、追従され
るバス上のバスエラー信号は上述のように処理され、全
ユニットをして他のバスを追従するようにスイッチを切
シ替えさせる。
おいて、ＡバスおよびＢバスの両者はシステムユニット
により）１１され、全ユニットはなおエラーチェックを
逐行する。両バス追従モードの動作との唯一の差は、デ
ータが反復されることを要せずかつ如何なるサイクルを
も中断することなく、追従されつ−ない一方のバス上の
他のエラーを記録することのみである。他方、追従され
るバス上のバスエラー信号は上述のように処理され、全
ユニットをして他のバスを追従するようにスイッチを切
シ替えさせる。
上述のように、第１図の電源３６は、２つの内部電源３
６１および３６ｂからシステムの全ユニットに電気的動
作電力を供給する。例示のシステムにおいて、一方の内
部電源がすべての偶数スロット位置にのみ動作電力を供
給し、他方の内部′電力は、すべての奇数スロット位置
にのみ電力を供給する。本発明に依る全冗長システムに
おいて、一方の内部電源５６ａｓ５６ｂの故障は、シス
テムの半分の動作を停止させるのみであり、他方の半分
は動作状態に留まる。
６１および３６ｂからシステムの全ユニットに電気的動
作電力を供給する。例示のシステムにおいて、一方の内
部電源がすべての偶数スロット位置にのみ動作電力を供
給し、他方の内部′電力は、すべての奇数スロット位置
にのみ電力を供給する。本発明に依る全冗長システムに
おいて、一方の内部電源５６ａｓ５６ｂの故障は、シス
テムの半分の動作を停止させるのみであり、他方の半分
は動作状態に留まる。
〔倍相のパイプライン桐、補
第２Ａ図は、第１図のモジュール１０に対しバスストラ
フチャ上でパイプライン結合された多相転送サイクル（
４サイクル）をもつ上述の動作を例示している。波形５
６晟および５６ｂは、マスタクロックおよびマスク同期
信号を示しており、第１図のクロック３８は、この信号
を、図面の頂部に付された２１の逐次のタイミング位相
（１）〜（２刀にわたシＸパス４６に供給する。波形５
８ａで示されるバスストラフチャ上の調整信号は、各タ
イミング位相の開始時に変化し、例示される２１の位相
の各々において、サイクル番号符号＃１、＃２、＃３・
・・・・＃２１を付される新しいサイクルに対して調整
を開示する。第２Ａ図はまた、サイクル限定信号を波形
５８ｂで弐わしている。各サイクルに対するサイクル限
定１８号は、波形５８ｂ上のサイク／Ｉ／番号で示され
るように、そのサイクルに対して調整信号よりも１クロ
ック位相遅く現われる。図面はさらに、Ｂｕｓｙ 、
データムバスエラーおよびＢパスエラー信号を表わす。
フチャ上でパイプライン結合された多相転送サイクル（
４サイクル）をもつ上述の動作を例示している。波形５
６晟および５６ｂは、マスタクロックおよびマスク同期
信号を示しており、第１図のクロック３８は、この信号
を、図面の頂部に付された２１の逐次のタイミング位相
（１）〜（２刀にわたシＸパス４６に供給する。波形５
８ａで示されるバスストラフチャ上の調整信号は、各タ
イミング位相の開始時に変化し、例示される２１の位相
の各々において、サイクル番号符号＃１、＃２、＃３・
・・・・＃２１を付される新しいサイクルに対して調整
を開示する。第２Ａ図はまた、サイクル限定信号を波形
５８ｂで弐わしている。各サイクルに対するサイクル限
定１８号は、波形５８ｂ上のサイク／Ｉ／番号で示され
るように、そのサイクルに対して調整信号よりも１クロ
ック位相遅く現われる。図面はさらに、Ｂｕｓｙ 、
データムバスエラーおよびＢパスエラー信号を表わす。
図面の下列は、システムが動作するパックプレーンモー
ドを指示しておシ、異なるモード間の変換金示している
。
ドを指示しておシ、異なるモード間の変換金示している
。
第２図をさらに参照すると、タイミング位相番号（１）
の間、モジュール１０は、サイクル＃１に対するサイク
ル調整信号を発生する。システムは、指示されるように
、両パス追従モードで動作している。位相（１）のサイ
クル１ｉｌｌ中に決定されるバスマスタユニットは、サ
イクル限定信号波形５８ｂ上の符号＃１で指示されるよ
うに、タイミング位相（２）中に遂行されるべきサイク
ルを限定する。タイミング位相（２）においてはまた、
第２のサイクル、すなわちサイクル＃２に対する調整が
遂行される。
の間、モジュール１０は、サイクル＃１に対するサイク
ル調整信号を発生する。システムは、指示されるように
、両パス追従モードで動作している。位相（１）のサイ
クル１ｉｌｌ中に決定されるバスマスタユニットは、サ
イクル限定信号波形５８ｂ上の符号＃１で指示されるよ
うに、タイミング位相（２）中に遂行されるべきサイク
ルを限定する。タイミング位相（２）においてはまた、
第２のサイクル、すなわちサイクル＃２に対する調整が
遂行される。
タイミング位相（３）の間、サイクル＃１に対してバス
ストラクチャ上に応答信号がない。これは、このサイク
ルで、データ波形５８ｅ上の符号＃１で示されるように
タイミング位相（４）中に起こるデータ転送開始する用
意が整ったこと全指示する。
ストラクチャ上に応答信号がない。これは、このサイク
ルで、データ波形５８ｅ上の符号＃１で示されるように
タイミング位相（４）中に起こるデータ転送開始する用
意が整ったこと全指示する。
またタイミング位相（３）中、サイクル＃２に対するサ
イクル限定が遂行され、次のサイクル＃３に対するｉｌ
ｌ、ｉ整が遂行される。
イクル限定が遂行され、次のサイクル＃３に対するｉｌ
ｌ、ｉ整が遂行される。
タイミング位相（４）においては、サイクル＃１に対す
るデータが転送され、サイクル＃３に対する限定が遂行
される。また、波形５８ｆで指示されるように、このタ
イミング位相巾バスＡエラーが主張畜れる。このエラー
信号は、サイクル＃２を中断し、モジュールの全ユニッ
トをＢ追従モードに切り替える。
るデータが転送され、サイクル＃３に対する限定が遂行
される。また、波形５８ｆで指示されるように、このタ
イミング位相巾バスＡエラーが主張畜れる。このエラー
信号は、サイクル＃２を中断し、モジュールの全ユニッ
トをＢ追従モードに切り替える。
タイミング位相（４）のバスエラー信号は、前のタイミ
ング位相（３）で、システムの少なくとも１つのユニッ
トが、バスＡからの信号に閃してエラーを検出したこと
を指示する。このエラーは、タイミング位相（３）中に
波形５８ｅのデータの不存在により指示されるように、
バスストラクチャ上にデータがなかったときに起きた。
ング位相（３）で、システムの少なくとも１つのユニッ
トが、バスＡからの信号に閃してエラーを検出したこと
を指示する。このエラーは、タイミング位相（３）中に
波形５８ｅのデータの不存在により指示されるように、
バスストラクチャ上にデータがなかったときに起きた。
それゆえ、データ転送を反復する必要はない。
タイミング位相（５）の間、システムはＢ追従モードで
動作しており、第５のサイクルが調整され、サイクル＃
４に対する機能が限定され、そしてサイクル＃３に対し
てバスストラクチャ上に応答信号が存在していない。し
たがって、そのサイクルは、第２Ａ図に指示されるよう
に、タイミング位相（６）の間データを転送するように
進行する。
動作しており、第５のサイクルが調整され、サイクル＃
４に対する機能が限定され、そしてサイクル＃３に対し
てバスストラクチャ上に応答信号が存在していない。し
たがって、そのサイクルは、第２Ａ図に指示されるよう
に、タイミング位相（６）の間データを転送するように
進行する。
タイミング位相（７）において、新しいサイクル＃７が
調整され、サイクル＃６に対する限定動作が進行する。
調整され、サイクル＃６に対する限定動作が進行する。
タイミング位相（８）において、Ｂｕｓｙ 信号が主
張される。この信号はサイクル＃６に対する応答の一部
であシ、そのサイクルを中断する。
張される。この信号はサイクル＃６に対する応答の一部
であシ、そのサイクルを中断する。
タイミング位相（９）における調整および限定動作は同
じパターンにしたがうが、他のバスＡエラーが主張され
る。システムはすてにＢ追従モードで動作しておシ、シ
たがってこの信号に対する応答は単にエラーを記録する
だけである。
じパターンにしたがうが、他のバスＡエラーが主張され
る。システムはすてにＢ追従モードで動作しておシ、シ
たがってこの信号に対する応答は単にエラーを記録する
だけである。
タイミング位相αυ、ａ２およびＩ中に起こる次のバス
エラー信号は、記録される以外やはりシステムに影＃を
及ばさない。何故ならばシステムはすてにＢ追従モード
で動作しているからである。
エラー信号は、記録される以外やはりシステムに影＃を
及ばさない。何故ならばシステムはすてにＢ追従モード
で動作しているからである。
サイクル＃１２は、タイミング位相Ｉ中に主張されるＢ
ｕｓｙ 信号により中断される。サイクル＃１１に対す
るデータは、タイミング位相（１４１中通常のシーケン
スで転送される。さらに、サイクル＃１４に対するデー
タ転送は、タイミング位相αＤで起こる。
ｕｓｙ 信号により中断される。サイクル＃１１に対す
るデータは、タイミング位相（１４１中通常のシーケン
スで転送される。さらに、サイクル＃１４に対するデー
タ転送は、タイミング位相αＤで起こる。
タイミング位相（１１においては、タイミング位相０急
のサイクル＃１５のデータ転送に直ぐ絖き、バスＢエラ
ーが主張される。このエラー信号は、応答位相にあるサ
イクル＃１７を中断し、サイクル＃１５に対するデータ
転送の反復を開始する。反復転送はサイクル＃２０中で
行なわれる。さらに、このエラー信号は、モジュール七
Ａ迫従モードに切シ替える。
のサイクル＃１５のデータ転送に直ぐ絖き、バスＢエラ
ーが主張される。このエラー信号は、応答位相にあるサ
イクル＃１７を中断し、サイクル＃１５に対するデータ
転送の反復を開始する。反復転送はサイクル＃２０中で
行なわれる。さらに、このエラー信号は、モジュール七
Ａ迫従モードに切シ替える。
第１図のプロセッサ１０の各ユニットにおける制御論理
装置は、第２Ａ図に例示される上述のバスプロトコルを
実行するための動作をそのユニットにおいて行なう。各
周辺制御ユニットの制御論理装置が含むグロコトルは、
ユニットがターンオンされるとき、Ａバス４２およびＢ
バス４４の両方に信号を受信し、２組の信号が同一であ
るかのように該信号を処理するようにユニットヲ条件づ
けることである。複式バスの一方から受信する信号を処
理する各例示の中央処理ユニットおよびメモリユニット
は、最初Ａバス４２上の信号を受信するが、Ｂバス４４
上の１８号が同一であるかのように動作する。さらに、
全ユニット上の制御論理装置は、ＡおよびＢバス上に、
信号をロック−ステップ同期で同じように伝送するよう
にユニットを条件づける。
装置は、第２Ａ図に例示される上述のバスプロトコルを
実行するための動作をそのユニットにおいて行なう。各
周辺制御ユニットの制御論理装置が含むグロコトルは、
ユニットがターンオンされるとき、Ａバス４２およびＢ
バス４４の両方に信号を受信し、２組の信号が同一であ
るかのように該信号を処理するようにユニットヲ条件づ
けることである。複式バスの一方から受信する信号を処
理する各例示の中央処理ユニットおよびメモリユニット
は、最初Ａバス４２上の信号を受信するが、Ｂバス４４
上の１８号が同一であるかのように動作する。さらに、
全ユニット上の制御論理装置は、ＡおよびＢバス上に、
信号をロック−ステップ同期で同じように伝送するよう
にユニットを条件づける。
各例示される周辺制御装置の制御−理装置は、Ｘバス４
６上に伝送されるＡパスエラー信号およびＢバスエラー
信号に応答して、以下の動作を行バスに対するＡバスエ
ラー信号は、ユニットしたがってプロセッサモジュール
内の全ユニットｔして両バス上における受信を停止させ
、他方のバスすなわちＢ（またはＡ）バス上でのみ受信
させる。
６上に伝送されるＡパスエラー信号およびＢバスエラー
信号に応答して、以下の動作を行バスに対するＡバスエ
ラー信号は、ユニットしたがってプロセッサモジュール
内の全ユニットｔして両バス上における受信を停止させ
、他方のバスすなわちＢ（またはＡ）バス上でのみ受信
させる。
これは、最初にバスエラー信号がＸバス上に現われる時
間間隔に続く最初の時間間隔で始まる。しかしながら、
ユニットは、ＡおよびＢパス双方に信号を伝送し絖ける
。
間間隔に続く最初の時間間隔で始まる。しかしながら、
ユニットは、ＡおよびＢパス双方に信号を伝送し絖ける
。
周辺制御ユニットがＡ（またはＢ）バスエラー信号に応
答して、Ｂ（またはＡ）バスのみでの受信に切シ替わっ
た後、その中の制御論理装置は、Ａ（またはＢ）バスに
対する次のバスエラー信号に応答して再度は切シ替わら
ない。すなわち論理装置は、本質的にこのエラー信号を
本質的に無視する。しかしながら、制御論理装置は、Ｂ
（またはＡ）バスエラー信号に応答してユニット全Ａ（
またはＢ）バス上で受信するように切シ替わシ、ついテ
次のＢ（ｔたはＡ）バスエラー信号を無視する。
答して、Ｂ（またはＡ）バスのみでの受信に切シ替わっ
た後、その中の制御論理装置は、Ａ（またはＢ）バスに
対する次のバスエラー信号に応答して再度は切シ替わら
ない。すなわち論理装置は、本質的にこのエラー信号を
本質的に無視する。しかしながら、制御論理装置は、Ｂ
（またはＡ）バスエラー信号に応答してユニット全Ａ（
またはＢ）バス上で受信するように切シ替わシ、ついテ
次のＢ（ｔたはＡ）バスエラー信号を無視する。
に中央処理ユニットおよびメモリユニットによつ２ての
みＡおよび／またはＢパス上を伝送される。
みＡおよび／またはＢパス上を伝送される。
これは、例示の周辺制御ユニットは、情報をＡおよびＢ
バスに伝送する前に障害についてチェックするからであ
る。障害が検出されると、問題の制御ユニットは情報を
伝送せず、対のユニットのみが伝送を行なう。
バスに伝送する前に障害についてチェックするからであ
る。障害が検出されると、問題の制御ユニットは情報を
伝送せず、対のユニットのみが伝送を行なう。
さらに、各ユニットは、そのユニットが発生するパリテ
ィをもってアドレスおよびデータ信号をＡおよびＢバス
上に供給する。例示の具体例において、メモリユニット
は、バスパリティをチェックし、バスパリティエラーを
検出したタイ）ング・間隔に直ぐ続くタイミング間間中
Ｘバス４６の適当なバスのエラー線を枢動する働きをす
る。メモリユニットはまた、診げ「フラグを設定し、診
断割込みを要求する。
ィをもってアドレスおよびデータ信号をＡおよびＢバス
上に供給する。例示の具体例において、メモリユニット
は、バスパリティをチェックし、バスパリティエラーを
検出したタイ）ング・間隔に直ぐ続くタイミング間間中
Ｘバス４６の適当なバスのエラー線を枢動する働きをす
る。メモリユニットはまた、診げ「フラグを設定し、診
断割込みを要求する。
次節でさらに論述されるようにバスストラクチャに対す
るアクセスを調整するモジュールの全ユニットは、バス
調整論理装置の誤動作をチェックしかつ障害の検出に続
くタイミング間隔に適当なバスエラー線（この種の障害
があった場合）を駆動する論理装置を含む。このユニッ
トはまたＳ診断フラグを設定し、診断割込みを要求する
。
るアクセスを調整するモジュールの全ユニットは、バス
調整論理装置の誤動作をチェックしかつ障害の検出に続
くタイミング間隔に適当なバスエラー線（この種の障害
があった場合）を駆動する論理装置を含む。このユニッ
トはまたＳ診断フラグを設定し、診断割込みを要求する
。
各ユニットの制御論理装置が提供するバスプロトコルは
、現在ユニットが受信すべく条件づけられているバスに
対するバスエラー信号に応答して下記の動作を行なわせ
るようにそのユニットを条件づけることである。（？：
、れらの動作は、受信されていないバスに対するバスエ
ラー信号に対しては起こらない。上述のように、ユニッ
トはこの池のエラー信号を本質的に無視する）。バスエ
ラー信号がＸバス上に現われるタイミング間隔に直ぐ先
行するタイミング間熱中サイクル限定信号を伝送しつ−
あったユニットは、バスに対する調１ｋを含むそのサイ
クルを再開する（そのサイクルの必要が続けば）。これ
は、エラー信号が、サイクル限定信号を受信しつ＼ある
ユニットをしてそのサイクルを中断せしめるからである
。
、現在ユニットが受信すべく条件づけられているバスに
対するバスエラー信号に応答して下記の動作を行なわせ
るようにそのユニットを条件づけることである。（？：
、れらの動作は、受信されていないバスに対するバスエ
ラー信号に対しては起こらない。上述のように、ユニッ
トはこの池のエラー信号を本質的に無視する）。バスエ
ラー信号がＸバス上に現われるタイミング間隔に直ぐ先
行するタイミング間熱中サイクル限定信号を伝送しつ−
あったユニットは、バスに対する調１ｋを含むそのサイ
クルを再開する（そのサイクルの必要が続けば）。これ
は、エラー信号が、サイクル限定信号を受信しつ＼ある
ユニットをしてそのサイクルを中断せしめるからである
。
バスエラー信号がバス上に現われるタイミング間隔に直
ぐ先行するタイミング間劇中データ信号を伝送していた
ユニットは、それが先に送出された後２タイミング間隔
後、すなわちエラー信号がバス上に現われた間隔に続く
間隔にデータ伝送を反復する。
ぐ先行するタイミング間劇中データ信号を伝送していた
ユニットは、それが先に送出された後２タイミング間隔
後、すなわちエラー信号がバス上に現われた間隔に続く
間隔にデータ伝送を反復する。
１サイクルの間限定データ信号を受信しか＼る信号によ
り識別される（アドレスされる）ユニットは、次の間隔
中バスエラーに応答して、そのサイクルを中断する。
り識別される（アドレスされる）ユニットは、次の間隔
中バスエラーに応答して、そのサイクルを中断する。
バスエラー信号がバス上に現われるタイミング間隔に直
ぐ先行する間ロ中データ信号を受信していたユニットは
、そのデータを無視し、無視されたものの２間隔後その
データの再伝送を受信する。
ぐ先行する間ロ中データ信号を受信していたユニットは
、そのデータを無視し、無視されたものの２間隔後その
データの再伝送を受信する。
代わシの方法として、ユニットは両バスからデータを受
信・ラッチし、そして良好なバスからのデータのみを使
用してもよい。
信・ラッチし、そして良好なバスからのデータのみを使
用してもよい。
単一のユニットが、ＡバスおよびＢパスの両パスに対す
るバスエラー信号を同時に受信して、メモリＦＣＣエラ
ーを指示すると、ユニットは、上に胸述したように受信
されつ−める単一のバスに対するバスエラー信号に対し
てなしたように正確に応答する。た！シ鴫ユニットは、
応答しっ＼あるバスに何ら変化を生じさせない。かくし
て、ＥＣＣエラーは、先行の時間間隔においてバスにサ
イクル限定信号を加えていたサイクルを中断し、その先
行の間隔におけるデータ転送をＥＣＣエラーに続く次の
間隔で反復させる。
るバスエラー信号を同時に受信して、メモリＦＣＣエラ
ーを指示すると、ユニットは、上に胸述したように受信
されつ−める単一のバスに対するバスエラー信号に対し
てなしたように正確に応答する。た！シ鴫ユニットは、
応答しっ＼あるバスに何ら変化を生じさせない。かくし
て、ＥＣＣエラーは、先行の時間間隔においてバスにサ
イクル限定信号を加えていたサイクルを中断し、その先
行の間隔におけるデータ転送をＥＣＣエラーに続く次の
間隔で反復させる。
第２Ａ図に示されるように、Ｂｕｓｙ 信号の発生は、
先行の間隔でバス上に限定信号を加えていたサイクルを
中断する。
先行の間隔でバス上に限定信号を加えていたサイクルを
中断する。
本発明の実施のためプロセッサモジュールの数株のユニ
ットにおける上述のバスプロトコルおよび関連する動作
を実施するための制御論理装置は、従来の技術を使って
提供できるから、上述したところ以上に詳述しない。
ットにおける上述のバスプロトコルおよび関連する動作
を実施するための制御論理装置は、従来の技術を使って
提供できるから、上述したところ以上に詳述しない。
第２Ｂ図は、例示のメモリユニット１６の読取り動作に
対するタイミングシーケンスを例示する。
対するタイミングシーケンスを例示する。
位相ＩＩＡ６０ ａによシ指示されるように、実行中の
転送サイクルは、タイミング間隔＃１において読取シサ
イクルを限定する限定信号を伝送する。波形ｄｏｂは、
タイミング間隔＃１の後半中タイミング間隔＃２に継続
して、メモリユニットが、行アドレス信号（ＲＡＳ）で
メモリチッグアレイすなわちリーフをストローブし、行
データを各チップ上の一部ラッチ上に転送せしめること
を示している。タイミング＃２の後半中タイミング間隔
＃３に継続して、メモリユニットは列アドレス信号（Ｃ
ＡＳ ）をストローブして、−時ラッチからアドレスさ
れたワードを引き出す、波形６０ｃ参照。
転送サイクルは、タイミング間隔＃１において読取シサ
イクルを限定する限定信号を伝送する。波形ｄｏｂは、
タイミング間隔＃１の後半中タイミング間隔＃２に継続
して、メモリユニットが、行アドレス信号（ＲＡＳ）で
メモリチッグアレイすなわちリーフをストローブし、行
データを各チップ上の一部ラッチ上に転送せしめること
を示している。タイミング＃２の後半中タイミング間隔
＃３に継続して、メモリユニットは列アドレス信号（Ｃ
ＡＳ ）をストローブして、−時ラッチからアドレスさ
れたワードを引き出す、波形６０ｃ参照。
メモリユニットは、ついで、位相線６０１によシ指示さ
れるように、タイミング間隔＃３においてバスストラク
チャ上にワードを伝送する。同時に、メモリユニットの
フォーマット部分１６ｅは、データをエラーについてチ
ェックする。データがエラーを含む場合、メモリユニッ
トは、タイミング間隔＃４においてバスエラー信号を送
出し＼タイミング間隔＃５において新しいデータを伝送
する。
れるように、タイミング間隔＃３においてバスストラク
チャ上にワードを伝送する。同時に、メモリユニットの
フォーマット部分１６ｅは、データをエラーについてチ
ェックする。データがエラーを含む場合、メモリユニッ
トは、タイミング間隔＃４においてバスエラー信号を送
出し＼タイミング間隔＃５において新しいデータを伝送
する。
例示されるメモリユニット１６は、第２ａｌｌに示され
るシーケンスにしたがって書込動作を実行する。位相９
６２ａに示されるように、実行中の転送サイクルは、タ
イミング間隔＃１の間アドレス情報を含む書込み動作を
限定する。波形６２ｂは、ユニットがタイミング間隔＃
１の後半の部分において、タイミング間隔＃５中まで続
（ＲＡＳを送出することを示す。メモリユニットは、波
形６２ｃによシ示されるように、タイミング間阿＃２お
よび＃５においてＣＡＳを送出する。メモリユニットは
、波形６２ｄにしたがって、タイミング間隔＃４および
＃５において書込信号ＷＲＴを送出する。タイミング間
隔＃５におけるＣＡＳおよびＷＲＴの同時の送出によシ
、タイミング間隔＃３中バスから供給されたデータは、
限定位相において限定されるアドレスにて記憶せしめら
れる。
るシーケンスにしたがって書込動作を実行する。位相９
６２ａに示されるように、実行中の転送サイクルは、タ
イミング間隔＃１の間アドレス情報を含む書込み動作を
限定する。波形６２ｂは、ユニットがタイミング間隔＃
１の後半の部分において、タイミング間隔＃５中まで続
（ＲＡＳを送出することを示す。メモリユニットは、波
形６２ｃによシ示されるように、タイミング間阿＃２お
よび＃５においてＣＡＳを送出する。メモリユニットは
、波形６２ｄにしたがって、タイミング間隔＃４および
＃５において書込信号ＷＲＴを送出する。タイミング間
隔＃５におけるＣＡＳおよびＷＲＴの同時の送出によシ
、タイミング間隔＃３中バスから供給されたデータは、
限定位相において限定されるアドレスにて記憶せしめら
れる。
タイミング間隔＃４においてバスエラー信号が受信され
、タイミング間隔＃３において受信爆れたデータが正し
くなかったことを指示すると、ＷＲＴ信号および後のＣ
ＡＳ信号は、２タイミング間隔遅延される。同様に、Ｒ
ＡＳは追加の２間隔送出状態に留まる。
、タイミング間隔＃３において受信爆れたデータが正し
くなかったことを指示すると、ＷＲＴ信号および後のＣ
ＡＳ信号は、２タイミング間隔遅延される。同様に、Ｒ
ＡＳは追加の２間隔送出状態に留まる。
第２Ｄ図は、例示のメモリユニット１６において利用さ
れるリフレッシュサイクルに対するタイミングシーケン
スを例示するグラフである。波形６４ａ図によ勺指示さ
れるように、メモリユニ７トゲートアレイ（第５図と関
連して以下で論述される）は、タイミング間隔＃１にお
いてＪＩＦＦＹ信号を送出する。この信号は、メモリリ
ーフの少なくとも一部、代表的には１行、をリフレッシ
ュする必要住金指示する。この信号に応答して１サイク
ル後すなわちタイミング間隔＃２においてリフレッシュ
要求信号ＲＦＰ’−ＲＥＱが送出される、波形６４ａ参
照。このとき、リフレッシュ回路は、バックプレーンの
試験を開始し、リフレッシュ条件が満足されるときを決
定する。これらの条件は次のごとくである。
れるリフレッシュサイクルに対するタイミングシーケン
スを例示するグラフである。波形６４ａ図によ勺指示さ
れるように、メモリユニ７トゲートアレイ（第５図と関
連して以下で論述される）は、タイミング間隔＃１にお
いてＪＩＦＦＹ信号を送出する。この信号は、メモリリ
ーフの少なくとも一部、代表的には１行、をリフレッシ
ュする必要住金指示する。この信号に応答して１サイク
ル後すなわちタイミング間隔＃２においてリフレッシュ
要求信号ＲＦＰ’−ＲＥＱが送出される、波形６４ａ参
照。このとき、リフレッシュ回路は、バックプレーンの
試験を開始し、リフレッシュ条件が満足されるときを決
定する。これらの条件は次のごとくである。
１） メモＩＪ ＩＪ−７のいずれもが、現在実行中
の転送サイクルによりアドレスされていないこと。
の転送サイクルによりアドレスされていないこと。
（１） Ｕ−フ＃０および＃１が現在読み取られてい
ないこと。
ないこと。
（■） リーフ＃０、＃１、＃２および＃３が現在書き
込まれていないこと。
込まれていないこと。
上記の条件が満足されると、リフレッシュ回路はリーフ
のリフレッシュを開始する。これらの条件が７．２５マ
イクロ秒内に満足されないと、リフレッシュ回路はメモ
リアクセスを嘔らに抑止し、それによシリフレッシュが
行なわれることを許容する。
のリフレッシュを開始する。これらの条件が７．２５マ
イクロ秒内に満足されないと、リフレッシュ回路はメモ
リアクセスを嘔らに抑止し、それによシリフレッシュが
行なわれることを許容する。
例示の具体例においてリフレッシュサイクルは波形６４
ｃで指示されておシ、タイミング間隔＃８で始まる。リ
フレッシュ開始後２タイミング間隔後、メモリユニット
は、波形６４ｄで指示されるようにＢｈｓでリーフ＃０
および＃１をストローブする。リーフの１つ、例えばリ
ーフ＃Ｏに記憶されたワードの内容は、後続のタイミン
グ１ｆｊｉ４すなわちタイミング間隔＃１０においてＣ
ＡＳでリーフをストローブすることによシェラ−につい
てチェックされる、波形６４ｅ参照。タイミング波形６
４ｆおよび６４ｇＫより指示されるごとくタイミング間
隔＃１１および＃１２においてメモリユニットはリーフ
＃２および＃３をストローブし、同時にリーフ＃２から
のワードをエラーについてチェックする。リフレッシュ
のための行アドレス′は、メモリゲートアレイ（後でし
述）のリフレッシュアドレスラッチによシ決定される。
ｃで指示されておシ、タイミング間隔＃８で始まる。リ
フレッシュ開始後２タイミング間隔後、メモリユニット
は、波形６４ｄで指示されるようにＢｈｓでリーフ＃０
および＃１をストローブする。リーフの１つ、例えばリ
ーフ＃Ｏに記憶されたワードの内容は、後続のタイミン
グ１ｆｊｉ４すなわちタイミング間隔＃１０においてＣ
ＡＳでリーフをストローブすることによシェラ−につい
てチェックされる、波形６４ｅ参照。タイミング波形６
４ｆおよび６４ｇＫより指示されるごとくタイミング間
隔＃１１および＃１２においてメモリユニットはリーフ
＃２および＃３をストローブし、同時にリーフ＃２から
のワードをエラーについてチェックする。リフレッシュ
のための行アドレス′は、メモリゲートアレイ（後でし
述）のリフレッシュアドレスラッチによシ決定される。
エラーチェックは、以下で説明されるようにフォーマッ
ト部分１６ｅによシ実施される。
ト部分１６ｅによシ実施される。
他の機能ユニットからの転送との競合を避けるため、メ
モリユニットは、リフ゛レツシュサイクル中メモリリー
フをアドレスしようとするあらゆる企てに応答してＢｕ
ｓｙ 信号を送出する。位相線６４ｈにしたがえば、タ
イミング間隔＃９〜＃１１の間メモリアドレス＃０〜＃
３をアドレスしようとする試みに応答してＢｕｓｙ信号
が送出される。
モリユニットは、リフ゛レツシュサイクル中メモリリー
フをアドレスしようとするあらゆる企てに応答してＢｕ
ｓｙ 信号を送出する。位相線６４ｈにしたがえば、タ
イミング間隔＃９〜＃１１の間メモリアドレス＃０〜＃
３をアドレスしようとする試みに応答してＢｕｓｙ信号
が送出される。
また、タイミング間隔においてリーフ＃２または＃３を
アドレスしようとする試みに応答してＢｕｓｙ信号が送
出される。その後、全リーフは、システムによシアクセ
スのため利用可能となる。
アドレスしようとする試みに応答してＢｕｓｙ信号が送
出される。その後、全リーフは、システムによシアクセ
スのため利用可能となる。
例示されるリフレッシュタイミングサイクルにしたがっ
て動作するメモリユニットは、各４ミリ秒ごとに、ユニ
ット内の各５１２Ｘ５１２ビツトのメモリチップ内の全
メモリ位置をリフレッシュできる。か＼るユニットはさ
らに、１秒当り１Ｍビットの割合でメモリをエラーにつ
いてチェックできる。例示されるリフレッシュ機構は、
３２秒内に、全部で５２Ｍバイトのメモリボードをリフ
レッシュしエラーチェックできる。
て動作するメモリユニットは、各４ミリ秒ごとに、ユニ
ット内の各５１２Ｘ５１２ビツトのメモリチップ内の全
メモリ位置をリフレッシュできる。か＼るユニットはさ
らに、１秒当り１Ｍビットの割合でメモリをエラーにつ
いてチェックできる。例示されるリフレッシュ機構は、
３２秒内に、全部で５２Ｍバイトのメモリボードをリフ
レッシュしエラーチェックできる。
第２Ｅ図は、本発明の好ましい実施例にしたがって実行
される好ましいメモリユニット更新サイクルに対するタ
イミングシーケンスを例示する。
される好ましいメモリユニット更新サイクルに対するタ
イミングシーケンスを例示する。
このシーケンスは、重複対のユニットの一方が他のユニ
ットからのメモリ内容の転送を必要とするとき、対のメ
モリユニットによシ実行される。この事象は、普通、前
の障害ユニットに代わる新しいメモリユニットが、障害
のないメモリユニットの原の内容を複写するためにロー
ディングを必要とするときに起こる。
ットからのメモリ内容の転送を必要とするとき、対のメ
モリユニットによシ実行される。この事象は、普通、前
の障害ユニットに代わる新しいメモリユニットが、障害
のないメモリユニットの原の内容を複写するためにロー
ディングを必要とするときに起こる。
例示される更新サイクルは、メモリユニットによシ通常
実行されるリフレッシュサイクルの延長である。すなわ
ち、例示される更新サイクルは、リフレッシュラッチに
よりａ別されるアドレスにてチップをリフレッシュしエ
ラーチェックするように働くのみならず、原ユニットの
各リーフから新しいユニットの対応する位置に情報の１
ワードを転送する働きをする。さらに、シーケンスは、
中央処理ユニットの介入なしに実行される。シーケンス
に対するタイミングは、リフレッシュサイクルと同様に
、ＪＩＦＦＹ信号の送出およびリフレッシュ条件の同時
発生によシ決定される。
実行されるリフレッシュサイクルの延長である。すなわ
ち、例示される更新サイクルは、リフレッシュラッチに
よりａ別されるアドレスにてチップをリフレッシュしエ
ラーチェックするように働くのみならず、原ユニットの
各リーフから新しいユニットの対応する位置に情報の１
ワードを転送する働きをする。さらに、シーケンスは、
中央処理ユニットの介入なしに実行される。シーケンス
に対するタイミングは、リフレッシュサイクルと同様に
、ＪＩＦＦＹ信号の送出およびリフレッシュ条件の同時
発生によシ決定される。
波形６６夜により指示されるように、リフレッシュサイ
クル信号は、ＪＩＦＦＹ信号の事前の発生および上述の
条件の同時発生に応答してタイミング間隔＃１で送出さ
れる。タイミング間隔＃１の後半部分で、更新回路はＲ
ＡＳを送出してリーフ＃０をストローブする、波形６６
ｂ参照。ＲＡＳは、タイミング間隔＃７中まで送出状態
に留まる。
クル信号は、ＪＩＦＦＹ信号の事前の発生および上述の
条件の同時発生に応答してタイミング間隔＃１で送出さ
れる。タイミング間隔＃１の後半部分で、更新回路はＲ
ＡＳを送出してリーフ＃０をストローブする、波形６６
ｂ参照。ＲＡＳは、タイミング間隔＃７中まで送出状態
に留まる。
波形６６ｃで指示されるように、メモリユニットは、タ
イミング間隔＃２においてＣＡＳでリーフ＃０をストロ
ーブし、そのリーフに記憶されたデータをタイミング間
隔＃３中にパス人およびＢに供給する。ＣＡＳが原およ
び新メモリユニットヲストロープしている間、新しいユ
ニットと関連６れるオンラインフラグが送出されないた
め、そのユニットは、この期間中パス上にデータを送出
すること全阻止される。システム１０中にシける代わり
のメモリボードの配置およびイニシャライズで、動作中
のシステムは、メモリボード対すなわち古い故障のない
ボードおよび代わ如のボードに命令し、更新プロセスを
開始する。メモリユニットは、タイミング間隔＃４〜＃
７の間ＷＲＴでリーフ＃０をストローブし、他方タイミ
ング間隔＃７においてＣＡＳでストローブし、バスデー
タを両メモリのり−フ＃０に戻す、波形６６ｄ参照。
イミング間隔＃２においてＣＡＳでリーフ＃０をストロ
ーブし、そのリーフに記憶されたデータをタイミング間
隔＃３中にパス人およびＢに供給する。ＣＡＳが原およ
び新メモリユニットヲストロープしている間、新しいユ
ニットと関連６れるオンラインフラグが送出されないた
め、そのユニットは、この期間中パス上にデータを送出
すること全阻止される。システム１０中にシける代わり
のメモリボードの配置およびイニシャライズで、動作中
のシステムは、メモリボード対すなわち古い故障のない
ボードおよび代わ如のボードに命令し、更新プロセスを
開始する。メモリユニットは、タイミング間隔＃４〜＃
７の間ＷＲＴでリーフ＃０をストローブし、他方タイミ
ング間隔＃７においてＣＡＳでストローブし、バスデー
タを両メモリのり−フ＃０に戻す、波形６６ｄ参照。
タイミング波形６６ｅ〜６６ｇによ如指示されるように
、メモリユニットはＲＡＳ、ＣＡＳおよびＷ几Ｔの同様
のシーケンスを実行し、原の障害のないメモリユニット
のり−フ＃１からのワードを新メモリユニットに書込む
。タイミング波形６６ｂ−６６ノおよび６６に一６６ｍ
は、リーフ＃２および＃３を更新するための同様なシー
ケンスを例示する。
、メモリユニットはＲＡＳ、ＣＡＳおよびＷ几Ｔの同様
のシーケンスを実行し、原の障害のないメモリユニット
のり−フ＃１からのワードを新メモリユニットに書込む
。タイミング波形６６ｂ−６６ノおよび６６に一６６ｍ
は、リーフ＃２および＃３を更新するための同様なシー
ケンスを例示する。
例示される更新サイクルと関連するデータの転送は、位
相波形６６ｍにより例示されている。最初、タイミング
間隔＃２において、メモリユニットはページ状態信号を
転送する。この４ビット信号は、転送されたデータが導
かれるページがアクセスされたか否かを指示する１ビツ
トフラグ、ページが変更されたか否かを指示する１ビツ
トフラグ、およびページがアクセス可能であるか、書込
み可能であるか、試験ページであるかまたは通常ページ
であるかを指示する値を有する２ビツトコードを有する
。その後、７２−ビットメモリワードおよび５２−ビッ
トデータバスを利用する例示の具体例に依れば、タイミ
ング間阿＃３において、リーフ＃０から更新ワードの低
位の３２ビツトがバス上に転送される。ワードの残りは
、２タイミング間隔後、すなわちタイミング間隔＃５に
おいて転送でれる。リーフ＃０に対する↑〃報の転送と
挾まれて、リーフ＃１に対する情報の転送が行なわれる
。すなわち、リーフ＃１からの１ワードの低位のビット
は、タイミング間隔＃４中に転送され、高位のビットは
タイミング間隔＃６中に転送される。同様に、リーフ＃
２および＃３からの情報の転送は、指示されるように、
タイミング間隔＃７−＄１０中にインターリーブされる
。
相波形６６ｍにより例示されている。最初、タイミング
間隔＃２において、メモリユニットはページ状態信号を
転送する。この４ビット信号は、転送されたデータが導
かれるページがアクセスされたか否かを指示する１ビツ
トフラグ、ページが変更されたか否かを指示する１ビツ
トフラグ、およびページがアクセス可能であるか、書込
み可能であるか、試験ページであるかまたは通常ページ
であるかを指示する値を有する２ビツトコードを有する
。その後、７２−ビットメモリワードおよび５２−ビッ
トデータバスを利用する例示の具体例に依れば、タイミ
ング間阿＃３において、リーフ＃０から更新ワードの低
位の３２ビツトがバス上に転送される。ワードの残りは
、２タイミング間隔後、すなわちタイミング間隔＃５に
おいて転送でれる。リーフ＃０に対する↑〃報の転送と
挾まれて、リーフ＃１に対する情報の転送が行なわれる
。すなわち、リーフ＃１からの１ワードの低位のビット
は、タイミング間隔＃４中に転送され、高位のビットは
タイミング間隔＃６中に転送される。同様に、リーフ＃
２および＃３からの情報の転送は、指示されるように、
タイミング間隔＃７−＄１０中にインターリーブされる
。
更新サイクル中にバスエラーが存在する場合、メモリユ
ニットは、エラーについて指示されるワード部分で始ま
るシーケンスを再開する。すなわチ、側光ば、バスエラ
ーがタイミング間隔＃６で主張され、リーフ＃０からの
１ワードの高位バイトの前の転送において潜在的エラー
があることが指示されると、更愛ｒ回路は、タイミング
間隔＃７においてこれらのバイトを再伝送する。ｌ、）
−７＃１からの一度伝送された高位のバイトラ含む残
りの転送シーケンスは、タイミング間隔＃８で始゛まっ
て伝送逼れ、タイミング間隔＃１２まで続く。
ニットは、エラーについて指示されるワード部分で始ま
るシーケンスを再開する。すなわチ、側光ば、バスエラ
ーがタイミング間隔＃６で主張され、リーフ＃０からの
１ワードの高位バイトの前の転送において潜在的エラー
があることが指示されると、更愛ｒ回路は、タイミング
間隔＃７においてこれらのバイトを再伝送する。ｌ、）
−７＃１からの一度伝送された高位のバイトラ含む残
りの転送シーケンスは、タイミング間隔＃８で始゛まっ
て伝送逼れ、タイミング間隔＃１２まで続く。
上述のリフレッシュおよび更新サイクルを実施するため
の回路は、従来のメモリ設計技術ヲ用いて上述のタイミ
ング線図を利用して構成できる。
の回路は、従来のメモリ設計技術ヲ用いて上述のタイミ
ング線図を利用して構成できる。
データ処理システムの他のユニットが、更新情報転送と
干渉するのを防ぐため、メモリは、アップデートサイク
ル中Ｂｕｓｙ信号を送出することによシバスと結合され
る。これに関連するメモリユニットの動作は、位相波形
６６ｏにより例示されている。詳述すると、メモリユニ
ットは、逐次の中断信号を送出するととによシ、タイミ
ング間關中＃０〜＃８中バスを利用するのを防ぐ。動作
上、これらの信号は非特定Ｂｕｓｙ信号である。すなわ
ち、これらの信号は、どの機能ユニットが限定位相にお
いてアドレスされるかに拘りなく送出される。タイミン
グ間隔＃９および＃１０の間、メモリユニットは、メモ
リリーフ＃２または＃３をアドレスしようとする企てに
応答してＢｕｓｙ信号を送出する。さらに、メモリユニ
ットは、タイミング間固＃１２中、メモリリーフ＃３を
アドレスしようとする企てに応答してＢｕｓｙ信号を送
出する。
干渉するのを防ぐため、メモリは、アップデートサイク
ル中Ｂｕｓｙ信号を送出することによシバスと結合され
る。これに関連するメモリユニットの動作は、位相波形
６６ｏにより例示されている。詳述すると、メモリユニ
ットは、逐次の中断信号を送出するととによシ、タイミ
ング間關中＃０〜＃８中バスを利用するのを防ぐ。動作
上、これらの信号は非特定Ｂｕｓｙ信号である。すなわ
ち、これらの信号は、どの機能ユニットが限定位相にお
いてアドレスされるかに拘りなく送出される。タイミン
グ間隔＃９および＃１０の間、メモリユニットは、メモ
リリーフ＃２または＃３をアドレスしようとする企てに
応答してＢｕｓｙ信号を送出する。さらに、メモリユニ
ットは、タイミング間固＃１２中、メモリリーフ＃３を
アドレスしようとする企てに応答してＢｕｓｙ信号を送
出する。
例示される更新タイミングシーケンスで動作するメモリ
ユニットは、システムの要求に拘υなく、８秒で（実時
間）メモリユニット間で３２Ｍバイトの情報を転送でき
る。これは、１６秒の中央処理ユニット時間を必要とし
、忙しいシステムで最高３０分（実時間）か＼る従来の
更新機構と区別されるべきである。
ユニットは、システムの要求に拘υなく、８秒で（実時
間）メモリユニット間で３２Ｍバイトの情報を転送でき
る。これは、１６秒の中央処理ユニット時間を必要とし
、忙しいシステムで最高３０分（実時間）か＼る従来の
更新機構と区別されるべきである。
第３図は、第１図のプロセッサモジュール１０の主メモ
リユニット１６を示す。対のメモリユニット１８は、ユ
ニット１６と同一でアシ、ロック−ステップ式に同期し
て動作する。例示シれるメモリユニットのメモリ部分１
６１１および１６ｂ（第１図）は、それぞれ同一のラン
ダムアクセスメモリ（ＲＡＭ）２９０および２９２を採
用する。
リユニット１６を示す。対のメモリユニット１８は、ユ
ニット１６と同一でアシ、ロック−ステップ式に同期し
て動作する。例示シれるメモリユニットのメモリ部分１
６１１および１６ｂ（第１図）は、それぞれ同一のラン
ダムアクセスメモリ（ＲＡＭ）２９０および２９２を採
用する。
各メモリは、１例として、各５タイミング位相に一度（
第２Ａ図および第２ｃ図）同じリーフに反復的に書き込
むことができかつ２タイミング位相に一度同じリーフか
ら反復的に読み取ることができるフォーウェイインター
リーブダイナミックＢλＭアレイである。ＲＡＭ２９０
は、６４−ビットデータワードの上部半ワードを記憶し
、ＲＡＭ２９２は、６４−ビットデータワードの下部牛
ワードを記憶する。各凡人Ｍは、それぞれインターリー
ブマルチプレクサ２９４．２９６を介して読取シデータ
の半ワードを供給し、読取りワードの結合された出力の
半ワードが出力マルチプレクサ２９８に供給される。こ
のマルチプレクサからの出力は、Ａパストランシーバ３
００によシ人バス４２に供給され、Ｂパストランシーバ
３０２を介してＢバス４４に供給される。マルチプレク
サ２９４．２９６および２９８はメモリユニットフォー
マット部分１６ｅ（第１図）の一部であシ、そして該部
分は、第３図の下部に示されるアドレスおよび制御回路
１６ｆｅ含んでいる。
第２Ａ図および第２ｃ図）同じリーフに反復的に書き込
むことができかつ２タイミング位相に一度同じリーフか
ら反復的に読み取ることができるフォーウェイインター
リーブダイナミックＢλＭアレイである。ＲＡＭ２９０
は、６４−ビットデータワードの上部半ワードを記憶し
、ＲＡＭ２９２は、６４−ビットデータワードの下部牛
ワードを記憶する。各凡人Ｍは、それぞれインターリー
ブマルチプレクサ２９４．２９６を介して読取シデータ
の半ワードを供給し、読取りワードの結合された出力の
半ワードが出力マルチプレクサ２９８に供給される。こ
のマルチプレクサからの出力は、Ａパストランシーバ３
００によシ人バス４２に供給され、Ｂパストランシーバ
３０２を介してＢバス４４に供給される。マルチプレク
サ２９４．２９６および２９８はメモリユニットフォー
マット部分１６ｅ（第１図）の一部であシ、そして該部
分は、第３図の下部に示されるアドレスおよび制御回路
１６ｆｅ含んでいる。
各トランシーバ３００．３０２は、２つのマルチプレク
サ５０４．３０８の各々と関連されるパスから受信され
た書込みデータの異なる半ワードを２つの書込みマルチ
プレクサ５０４．３０６に供給し、他のマルチプレクサ
５０Ｂ、書込みレジスタ３１０および書込みバッファ３
１２（、−有するデータチャンネルを介してデータワー
ドの上部半ワードをＲＡＭ２９０に書き込み、また他の
ｉルナプレクサ３１４、省き込み、レジスタ３１６およ
び書込みバッファ３１８を有する同じデータチャンネル
を介して同じデータワードの下部半ワードをＲＡＭ２９
２に書き込む。例示される具体例の２つの書込みマルチ
プレクサ５０４．５Ｏ６ｕ、単一のトランシーバ３００
．３０２から、したがって人バスまたはＢバスからデー
タを選択する。
サ５０４．３０８の各々と関連されるパスから受信され
た書込みデータの異なる半ワードを２つの書込みマルチ
プレクサ５０４．３０６に供給し、他のマルチプレクサ
５０Ｂ、書込みレジスタ３１０および書込みバッファ３
１２（、−有するデータチャンネルを介してデータワー
ドの上部半ワードをＲＡＭ２９０に書き込み、また他の
ｉルナプレクサ３１４、省き込み、レジスタ３１６およ
び書込みバッファ３１８を有する同じデータチャンネル
を介して同じデータワードの下部半ワードをＲＡＭ２９
２に書き込む。例示される具体例の２つの書込みマルチ
プレクサ５０４．５Ｏ６ｕ、単一のトランシーバ３００
．３０２から、したがって人バスまたはＢバスからデー
タを選択する。
サイクル限定位相により限定されるところにしたがって
、６４ビット書込みサイクル中受信てれる情報は、デー
タ転送位相の２半位相中３２−ビット部分で受信される
。
、６４ビット書込みサイクル中受信てれる情報は、デー
タ転送位相の２半位相中３２−ビット部分で受信される
。
第３図にさらに示されるように、ＲＡＭ２９０および２
９２からの読取シデータは、エラーチェック・修正（Ｅ
ＣＣ）段階３２０および３２１に供給される。ＥＣＣＲ
階は、図示のように、読取りデータワードを旧データレ
ジスタ３２２および３２４に供給する。ＲＡＭ２９０，
２９２からの読取りデータはまた、チャンネルマルチプ
レクサ３０８および３１４に供給される。２つの旧デー
タレジスタは、各々に記憶てれたデータワードをマルチ
プレクサ２９８に供給し、トランシーバ５ｏＯ１３０２
を介してＡバスおよびＢバスの両方にそれを供給する。
９２からの読取シデータは、エラーチェック・修正（Ｅ
ＣＣ）段階３２０および３２１に供給される。ＥＣＣＲ
階は、図示のように、読取りデータワードを旧データレ
ジスタ３２２および３２４に供給する。ＲＡＭ２９０，
２９２からの読取りデータはまた、チャンネルマルチプ
レクサ３０８および３１４に供給される。２つの旧デー
タレジスタは、各々に記憶てれたデータワードをマルチ
プレクサ２９８に供給し、トランシーバ５ｏＯ１３０２
を介してＡバスおよびＢバスの両方にそれを供給する。
もしも例示のメモリユニット１６が、限定位相で定めら
れるようＶＣ６４ビット読取シサイクルを実行していれ
ば、読取シヮードの半分の３２ビツトが、データ転送位
相の各半分にバスストラクチャに供給される。
れるようＶＣ６４ビット読取シサイクルを実行していれ
ば、読取シヮードの半分の３２ビツトが、データ転送位
相の各半分にバスストラクチャに供給される。
トランシーバ３００からの書込みデータ出力のパリティ
金チェックするためにパリティチェック回路５２８が接
続されておシ、また同様のパリティチェック回路３．３
０が、トランシーバ３０２からの督込みデータ出力と結
合されている。
金チェックするためにパリティチェック回路５２８が接
続されておシ、また同様のパリティチェック回路３．３
０が、トランシーバ３０２からの督込みデータ出力と結
合されている。
書込みバッファ６１２および５１８に供給される書込み
データハーフワードにチェックビット全挿入するため、
チェックビットジェネレータ３４０および３４１が接続
されている。また、マルチプレクサ２９８からトランシ
ーバ３００．３０２に出力される各読取シデータワード
にパリティビットを導入するため、パリティジェネレー
タ３４２が接続されている。
データハーフワードにチェックビット全挿入するため、
チェックビットジェネレータ３４０および３４１が接続
されている。また、マルチプレクサ２９８からトランシ
ーバ３００．３０２に出力される各読取シデータワード
にパリティビットを導入するため、パリティジェネレー
タ３４２が接続されている。
例示されるメモリユニットのフォーマット部分１６ｅは
、さらに、）ランシーバ３００．５０２からハーフワー
ドマルチプレクサ３０４．３０６に出力ちれるデータワ
ードを比較するように接続されたコンパレータ５２６を
備えている。比較の結果が否の場合は障害状態が惹起さ
れ、これは所望されるように処理できる。クランプ回路
３４４は、好ましくは、第３図に示される各中央処理ユ
ニットのクランプ回路８８および９０に設計および動作
が同一であるが、この回路は、トランシーバ３００．３
０２に給電する読取υデータ機′（ｉｌ−選択的に接地
するように接続されている。
、さらに、）ランシーバ３００．５０２からハーフワー
ドマルチプレクサ３０４．３０６に出力ちれるデータワ
ードを比較するように接続されたコンパレータ５２６を
備えている。比較の結果が否の場合は障害状態が惹起さ
れ、これは所望されるように処理できる。クランプ回路
３４４は、好ましくは、第３図に示される各中央処理ユ
ニットのクランプ回路８８および９０に設計および動作
が同一であるが、この回路は、トランシーバ３００．３
０２に給電する読取υデータ機′（ｉｌ−選択的に接地
するように接続されている。
それゆえ、例示されるメモリユニットは、実際には２つ
の同一の読取り／書込み部分をもって構成され、各々が
所与のデータワードの３２ビツトハーフワードを処理す
ることが分ろう。か＼る各部分は、１つのトランシーバ
３００．３０２．１つのパス選択マルチプレクサ３０４
．３０６．１つのチャンネルマルチプレクサ３０Ｂ、３
１４および１つの書込みレジスタ、書込みバッファおよ
びＲＡＭを含む。
の同一の読取り／書込み部分をもって構成され、各々が
所与のデータワードの３２ビツトハーフワードを処理す
ることが分ろう。か＼る各部分は、１つのトランシーバ
３００．３０２．１つのパス選択マルチプレクサ３０４
．３０６．１つのチャンネルマルチプレクサ３０Ｂ、３
１４および１つの書込みレジスタ、書込みバッファおよ
びＲＡＭを含む。
第３図をさらに参照すると、メモリユニットのアドレス
および制御回路１６ｆは、同様に２つの部分で構成され
ておシ、その各部分は１つのＲＡＭ２９０．２９２と動
作する。レシーバ３４６および３４８は、それぞれ人バ
ス４２およびＢバス４４のアドレスおよび機能導線と接
続され、チャンネルマルチプレクサ３５０．３５２と接
続されており、１つのレシーバしたがって対応する１つ
のバスから信号を選択する。アドレスおよび制御段３５
４は、マルチプレクサ３５０から信号を受信し、これを
ＲＡＭ２９０を作動するアドレスおよび制御バッファ３
５６に供給する。同様に、アドレスおよび制御段３５８
は、マルチプレクサ３５２から信号を受信して信号を発
生し、そして該信号は、他のＲＡＭ２９２’ｉ作動する
ためのアドレスおよび制御バッファ３６０によシ供給さ
れる。段３５４および３５８は、それぞれ選択り信号お
よび選択Ｃ信号を発生し、そしてこの両信号がチャンネ
ルマルチプレクサ３０８および３１４を制御する。各マ
ルチプレクサは、メモリ部分において書き込まれつ−あ
る各ハーフワード源にしたがって、バスストラフチャま
たはＥＣＣのいずれか＼ら入力信号を選択するように設
定される。
および制御回路１６ｆは、同様に２つの部分で構成され
ておシ、その各部分は１つのＲＡＭ２９０．２９２と動
作する。レシーバ３４６および３４８は、それぞれ人バ
ス４２およびＢバス４４のアドレスおよび機能導線と接
続され、チャンネルマルチプレクサ３５０．３５２と接
続されており、１つのレシーバしたがって対応する１つ
のバスから信号を選択する。アドレスおよび制御段３５
４は、マルチプレクサ３５０から信号を受信し、これを
ＲＡＭ２９０を作動するアドレスおよび制御バッファ３
５６に供給する。同様に、アドレスおよび制御段３５８
は、マルチプレクサ３５２から信号を受信して信号を発
生し、そして該信号は、他のＲＡＭ２９２’ｉ作動する
ためのアドレスおよび制御バッファ３６０によシ供給さ
れる。段３５４および３５８は、それぞれ選択り信号お
よび選択Ｃ信号を発生し、そしてこの両信号がチャンネ
ルマルチプレクサ３０８および３１４を制御する。各マ
ルチプレクサは、メモリ部分において書き込まれつ−あ
る各ハーフワード源にしたがって、バスストラフチャま
たはＥＣＣのいずれか＼ら入力信号を選択するように設
定される。
コンパレータ５６２は、２つのレシーバ３４６および５
４８から、すなわち２本のバス４２および４４からのア
ドレスおよび制御信号を比較するように接続されている
。
４８から、すなわち２本のバス４２および４４からのア
ドレスおよび制御信号を比較するように接続されている
。
比較が否であると、このコンパレータは、データコンパ
レータ３２６と同様に障害信号を生ずる。
レータ３２６と同様に障害信号を生ずる。
パリティチェック回路３６４および３６６が、それぞれ
レシーバ３４６および３４８からの出力線と接続されて
いる。データパリティチェック回路３２８およびアドレ
スパリティチェック回路３６４は、プロセッサ１０の全
データ転送動作に対して人バス４２上の信号のパリティ
を試験する。
レシーバ３４６および３４８からの出力線と接続されて
いる。データパリティチェック回路３２８およびアドレ
スパリティチェック回路３６４は、プロセッサ１０の全
データ転送動作に対して人バス４２上の信号のパリティ
を試験する。
パリティチェック回路３３０および３６６は、Ｂバス４
４上の信号に関して同じ機能を行なう。機能またはサイ
クル限定を含むアドレス信号、およびデータ信号がサイ
クルの異なる位相で起こる以上、アドレスパリティはデ
ータパリティと別であることＫＭ意されたい。各位相に
おいて、１組のバス導体は、それ自体のパリティを有し
、これが試験される。
４上の信号に関して同じ機能を行なう。機能またはサイ
クル限定を含むアドレス信号、およびデータ信号がサイ
クルの異なる位相で起こる以上、アドレスパリティはデ
ータパリティと別であることＫＭ意されたい。各位相に
おいて、１組のバス導体は、それ自体のパリティを有し
、これが試験される。
例示されるメモリユニット１６はまた、状態および制御
段３６８を有している。これは複式でない。この段は、
パリティエラー信号、コンパレータ障害信号およびＦＣ
Ｃ段３２０および３２１からのＥＣＣシンドローム信号
を受信する。段３６８は、メモリユニット内の数々の他
の要素と接続するが、この接続は、大部分図解を明瞭に
するため省略しである。バスエラー段３７０が、段３６
８と接続されており、また第４図を参照して以下で説明
されるように、トランシーバを介してＸバス４６の導体
と接続されている。
段３６８を有している。これは複式でない。この段は、
パリティエラー信号、コンパレータ障害信号およびＦＣ
Ｃ段３２０および３２１からのＥＣＣシンドローム信号
を受信する。段３６８は、メモリユニット内の数々の他
の要素と接続するが、この接続は、大部分図解を明瞭に
するため省略しである。バスエラー段３７０が、段３６
８と接続されており、また第４図を参照して以下で説明
されるように、トランシーバを介してＸバス４６の導体
と接続されている。
第３図に示されるこの配置の場合、メモリユニット１６
は、対のユニット１８（第１図）なしで動作し、几ＡＭ
２９０．２９２の集積回路チップの単一の故障をなお検
出し修正できる。さらに、対のユニット１８を備えるユ
ニット１６は、高い割合の単一部品故障を検出し、故障
のメモリユニット１６．１８を不能化することによ−り
機能［ｆｌ続し貌けることができる。さらに、バススト
ラクチャ３０上のエラーをチェックして、そのようなエ
ラーが検出された場合システムの他のユニットに４６号
するのは第１図のシステム内のこのメモリユニット１６
．１８である。この配置は好ましいと考えられるが、メ
モリユニット内におけるバスエラーチェックの代わ９に
、またはそれに加えて、この動作を行なうために他のユ
ニットヲ配置してもよい。パリティチェック回路３２８
．３３０．３６４および３６６ならびにコンパレータ６
２６および３６２は、バスの障害について試験する。
は、対のユニット１８（第１図）なしで動作し、几ＡＭ
２９０．２９２の集積回路チップの単一の故障をなお検
出し修正できる。さらに、対のユニット１８を備えるユ
ニット１６は、高い割合の単一部品故障を検出し、故障
のメモリユニット１６．１８を不能化することによ−り
機能［ｆｌ続し貌けることができる。さらに、バススト
ラクチャ３０上のエラーをチェックして、そのようなエ
ラーが検出された場合システムの他のユニットに４６号
するのは第１図のシステム内のこのメモリユニット１６
．１８である。この配置は好ましいと考えられるが、メ
モリユニット内におけるバスエラーチェックの代わ９に
、またはそれに加えて、この動作を行なうために他のユ
ニットヲ配置してもよい。パリティチェック回路３２８
．３３０．３６４および３６６ならびにコンパレータ６
２６および３６２は、バスの障害について試験する。
また以下の説明から明らかなように、メモリユニット１
６は、例えばメモリユニット１６．１８の動作に検出さ
れた障害を診断するため、プロセッサの他のユニットが
アドレスし得るＩｌｏ 装置としても機能できる。
６は、例えばメモリユニット１６．１８の動作に検出さ
れた障害を診断するため、プロセッサの他のユニットが
アドレスし得るＩｌｏ 装置としても機能できる。
第４図は、例示されるメモリユニット１６のパリティエ
ラー信号およびＥＣＣシンドローム信号に応答する第３
図のバスエラー段３７０を示している。ＯＲゲート３７
２は、パリティチェック回路３２８がその出力線３２８
ａ上に発生するＡバスに対するデータバリティエラーイ
ｇ号を受信し、また線３６４ ａ上にパリティチェック
回路３６４から出力されるＡバスに対するアドレスパリ
ティエラー信号を受信する。同様に、線３３０ａ上に発
生されるバスＢＩＣ対するデータパリティエラー信号、
および線３６６ ａ上に発生されるＢバスに対するアド
レスパリティエラー信号がζ別のＯＲゲート３７４に供
給される。人パスに対するいずれかのエラー信号および
ＯＲゲート３７２に対する入力は、トランシーバ３７６
を作動し、人バスエラー信号を発生する。この信号は、
モジュール１０の全ユニットに通信のためＸバス４６に
加えられる。同様に、Ｂバスに対するエラー信号および
ＯＲゲート３７４に対する入力は、他のトランシーバ３
７８ｊ−作動し、Ｘバス４６に加えられるＢバスエラー
信号を発生する。第２Ａ図は、いずれかのバスエラー信
号が送出されるときの例示のプロセッサモジュールの動
作を例示している。
ラー信号およびＥＣＣシンドローム信号に応答する第３
図のバスエラー段３７０を示している。ＯＲゲート３７
２は、パリティチェック回路３２８がその出力線３２８
ａ上に発生するＡバスに対するデータバリティエラーイ
ｇ号を受信し、また線３６４ ａ上にパリティチェック
回路３６４から出力されるＡバスに対するアドレスパリ
ティエラー信号を受信する。同様に、線３３０ａ上に発
生されるバスＢＩＣ対するデータパリティエラー信号、
および線３６６ ａ上に発生されるＢバスに対するアド
レスパリティエラー信号がζ別のＯＲゲート３７４に供
給される。人パスに対するいずれかのエラー信号および
ＯＲゲート３７２に対する入力は、トランシーバ３７６
を作動し、人バスエラー信号を発生する。この信号は、
モジュール１０の全ユニットに通信のためＸバス４６に
加えられる。同様に、Ｂバスに対するエラー信号および
ＯＲゲート３７４に対する入力は、他のトランシーバ３
７８ｊ−作動し、Ｘバス４６に加えられるＢバスエラー
信号を発生する。第２Ａ図は、いずれかのバスエラー信
号が送出されるときの例示のプロセッサモジュールの動
作を例示している。
各トランシーバ５７６および３７８はまた、マルチプレ
クサ制御論理段５８０と接続されており、そして該論理
制御段は、マルチプレクサ５０４および５０６に対して
Ａ追従およびＢ追従選択信号を発生スる。トランシーバ
３７６は、メモリユニット１６から駆動されるときでさ
え、バスストラフチャから受信されるＡバスエラー信号
を論理段３８０に供給し、トランシーバ３７８は同様に
Ｂエラー信号を供給する。論理段３８０は、通常前パス
追従信号を発生する。段３８０は、単一追従信号を発生
し、追従されていないバスに対するエラー信号を受信す
る場合、同じ単一追従信号を維持する。他方、段５８０
は、単一追従信号を発生し、追従されっ−あるバスに対
するバスエラー信号を受信すると、他の追従信号のみに
切り替わる。
クサ制御論理段５８０と接続されており、そして該論理
制御段は、マルチプレクサ５０４および５０６に対して
Ａ追従およびＢ追従選択信号を発生スる。トランシーバ
３７６は、メモリユニット１６から駆動されるときでさ
え、バスストラフチャから受信されるＡバスエラー信号
を論理段３８０に供給し、トランシーバ３７８は同様に
Ｂエラー信号を供給する。論理段３８０は、通常前パス
追従信号を発生する。段３８０は、単一追従信号を発生
し、追従されていないバスに対するエラー信号を受信す
る場合、同じ単一追従信号を維持する。他方、段５８０
は、単一追従信号を発生し、追従されっ−あるバスに対
するバスエラー信号を受信すると、他の追従信号のみに
切り替わる。
次に、第３図のチェックビットジェネレータ３４０．３
４１およびＥＣＣ段３２０．３２１の動作を２つの３２
ビツト半ワードより成る６４ピツトメモリワードの場合
の例を参照して説明する。
４１およびＥＣＣ段３２０．３２１の動作を２つの３２
ビツト半ワードより成る６４ピツトメモリワードの場合
の例を参照して説明する。
メモリユニット１６がバスストラフチャから受信する各
データハーフワードは、３２ビツト長プラス、例えば上
述のＣＰＵ部分のパリティジェネレータ９２により発生
される１パリテイビツトである。パリティチェック回路
３２８および３３０は１、ｊ％リユニット１６に供給さ
れるデータのこのパリティを試験する。各入力６４ビツ
トワードの３２データビツトのみが各バスマルチプレク
サ５０４および３０６に供給される。したがって、各マ
ルチプレクサ３０４および３０６は、各バスマルチプレ
クサ、チャンネルマルチプレクサおよび３２ビツトの書
込みレジスタを介して全学ワード長の間、２つの３２ビ
ツト入力を受信し、選択された３２ビツトをその出力に
供給する。
データハーフワードは、３２ビツト長プラス、例えば上
述のＣＰＵ部分のパリティジェネレータ９２により発生
される１パリテイビツトである。パリティチェック回路
３２８および３３０は１、ｊ％リユニット１６に供給さ
れるデータのこのパリティを試験する。各入力６４ビツ
トワードの３２データビツトのみが各バスマルチプレク
サ５０４および３０６に供給される。したがって、各マ
ルチプレクサ３０４および３０６は、各バスマルチプレ
クサ、チャンネルマルチプレクサおよび３２ビツトの書
込みレジスタを介して全学ワード長の間、２つの３２ビ
ツト入力を受信し、選択された３２ビツトをその出力に
供給する。
マルチプレクサＳＯＢ、５１４は、新しいデータの８．
１６．２４または３２ビツトを選択し、マルチプレクサ
２９８を介してＲＡＭから読み取られる６４ビツトワー
ドの必要とされるバイト位置にそれらを合体させる。が
くして、マルチプレクサ３０８．３１４の出力は６４ビ
ツシとなり、完全に複式化される。
１６．２４または３２ビツトを選択し、マルチプレクサ
２９８を介してＲＡＭから読み取られる６４ビツトワー
ドの必要とされるバイト位置にそれらを合体させる。が
くして、マルチプレクサ３０８．３１４の出力は６４ビ
ツシとなり、完全に複式化される。
チェックピットジェネレータ３４０は、各６４ビツトワ
ードに８チエツクビツトを加えて各ワード長を７２ビツ
トとして、そしてそのすべてが各ＲＡＭ２９０．２９２
に書き込まれる。それゆえ、例示されるメモリ１６は、
各６４ビツトデータリードに対して７２ビツトメモリワ
ードな記憶する。
ードに８チエツクビツトを加えて各ワード長を７２ビツ
トとして、そしてそのすべてが各ＲＡＭ２９０．２９２
に書き込まれる。それゆえ、例示されるメモリ１６は、
各６４ビツトデータリードに対して７２ビツトメモリワ
ードな記憶する。
各データワードにこれらのエラーチェック・修正ビット
が付加されたコードは以下の第１表に記載される。この
表において、データワードビットは（６３）〜（００）
の番号が付され、チェックピットジェネレータにより発
生されたメモリチェックビットは（７Ｃ）〜（ＯＣ）の
番号が付されている。このＥＣＣコードが有効であるの
は、大部分は、このメモリユニットが、２つのハーフワ
ード処理部分、２つのハーフワード記憶ラムを採用し、
２つの同一のアドレスおよび制御回路部分の一方で各Ｒ
ＡＭを制御するという事実に由来する。一方のＲＡＭ２
９０は、６３〜３２で指示されるデータビットおよび下
記のコードのチェックピッ）７Ｃ，６Ｃ。
が付加されたコードは以下の第１表に記載される。この
表において、データワードビットは（６３）〜（００）
の番号が付され、チェックピットジェネレータにより発
生されたメモリチェックビットは（７Ｃ）〜（ＯＣ）の
番号が付されている。このＥＣＣコードが有効であるの
は、大部分は、このメモリユニットが、２つのハーフワ
ード処理部分、２つのハーフワード記憶ラムを採用し、
２つの同一のアドレスおよび制御回路部分の一方で各Ｒ
ＡＭを制御するという事実に由来する。一方のＲＡＭ２
９０は、６３〜３２で指示されるデータビットおよび下
記のコードのチェックピッ）７Ｃ，６Ｃ。
５Ｃおよび４Ｃを記憶する。他方のＲＡＭ２９２は、３
１〜ＯＧの一一タビツシおよびチェックピッ＞ＳＣ，２
Ｃ，ＩＣおよびＯＣを記憶する。メモリの各データハー
フワードは、他のハーフワードから発生されるパリティ
ビットを含むのが好ましい。
１〜ＯＧの一一タビツシおよびチェックピッ＞ＳＣ，２
Ｃ，ＩＣおよびＯＣを記憶する。メモリの各データハー
フワードは、他のハーフワードから発生されるパリティ
ビットを含むのが好ましい。
゛ 第 Ｉ 表
（相補化チェックビット）
６５ Ｘ Ｘ Ｘ Ｘ −Ｘ
Ｘ Ｘ６２ＸＸＸＸＸｚｚ− ６１Ｘ Ｘ 、Ｘ Ｘ Ｘ ｙ、
−ｚ６ｏｘｘｘｘ−Ｘ−− ５９ＸＸＸＸＸ−ＸＸ ５Ｂ Ｘ Ｘ Ｘ ′Ｘ−−Ｘ
−５７Ｘ Ｘ Ｘ Ｘ −＋ ＋
Ｘ５６ＸＸＸＸＸ−−− ５５Ｘ −Ｘ ＸＸ ＸＸ 、Ｘ５４Ｘ
−ＸＸ−ＸＸ − ５３Ｘ −Ｘ Ｘ −ｚ ＋ Ｘ
５２Ｘ−ＸＸＸｚ−− ５１Ｘ −Ｘ Ｘ −＋ Ｘ ｚ
５０Ｘ−ＸＸＸ−Ｘ − ４９Ｘ−ＸＸＸ−−Ｘ ４８ Ｘ −Ｘ Ｘ −＋ ＋
＋４７ＸＸ−ＸＸＸＸＸ ４６ Ｘ Ｘ −Ｘ −Ｘ
Ｘ −４５Ｘ Ｘ −Ｘ −
Ｘ −Ｘ４４ＸＸ−ＸＸＸ−− ４Ｓ Ｘ Ｘ −Ｘ −−Ｘ
Ｘ４２ Ｘ Ｘ −Ｘ
Ｘ −Ｘ −４１Ｘ Ｘ −
Ｘ Ｘ −−Ｘ４０ Ｘ Ｘ
−Ｘ −−−−３９Ｘ Ｘ
Ｘ −Ｘ Ｘ Ｘ Ｘ３ｓ
ｘ ｘ ｘ −−ｘ ｘ
−３７Ｘ Ｘ Ｘ −−Ｘ
−Ｘ３６ Ｘ Ｘ Ｘ
−Ｘ Ｘ −−３ｓ ｘ
ｘ ｘ −−−ｘ ｘ３４
Ｘ Ｘ Ｘ −Ｘ −Ｘ
−３３Ｘ Ｘ Ｘ −Ｘ
−−Ｘ５２ Ｘ Ｘ Ｘ
−−−−−３１−ＸＸＸＸＸＸＸ ３０−ＸＸＸ−ＸＸ− ２９−Ｘ Ｘ Ｘ −Ｘ −
Ｘ２８−ＸＸＸＸＸ−− ２７−ＸＸＸ−−ＸＸ ２６−ＸＸＸＸ−Ｘ− ２５−ＸＸＸＸ−−Ｘ ２４ − Ｘ Ｘ Ｘ
−−−−２Ｂ −−ＸＸ−ＸＸＸ ２２−−ＸＸＸＸＸ− ２１−−ＸＸＸＸ−Ｘ ２０−−ＸＸ−Ｘ−− １９−ＸＸＸ−ＸＸ １８−−ＸＸ−−Ｘ− １７−ＸＸ−−−Ｘ １６−−ＸＸＸ−−− ｊ５−Ｘ−Ｘ−ＸＸＸ １４− Ｘ−ｘｘｘｘ− １５−Ｘ−ＸＸＸ−Ｘ １２−Ｘ−Ｘ−Ｘ−− １１−Ｘ−ＸＸ−ＸＸ １０−Ｘ−Ｘ−−Ｘ− ０９−Ｘ−Ｘ−−−Ｘ ０８−Ｘ−ＸＸ−−− ０７−ＸＸ−−ＸＸＸ ０６−ＸＸ−ＸＸＸ− ０５−ＸＸ−ＸＸ−Ｘ ０４−ＸＸ−−Ｘ−− ０３−ＸＸ−Ｘ−ＸＸ ０２−ＸＸ−−−Ｘ− ０１−ＸＸ−−−−Ｘ ｏｏ−ｘｘ−ｘ−−− Ｃ７Ｘ −−−−−−− Ｃ６−Ｘ −−−−−− Ｃ５−−Ｘ −−−−− Ｃ４−−−Ｘ−−−− ＣＳ−−−−Ｘ−−− Ｃ２−−−−−Ｘ−− ＣＩ−−−−−−Ｘ− ＣＯ−−−−−−−Ｘ メモリユニット１６が対のユニット１日なしに使用され
るとき、第１表のこの８ビツトエラー修正コードにより
、単一のＲＡＭ故障の修正が可能となる。さらに、メモ
リユニット１６が対のユニット１８と動作するときには
、対の両ユニットは、各ユニツＦのエラーを検出し、い
ずれかのユニットがパス上にさらに信号を駆動するのを
阻止することができる。その間他方のユニットは通常の
動作を紅綬し得る。第１表の８ビツトエラーコードによ
り、単一のビットエラー源を見出すことが可能となる。
Ｘ Ｘ６２ＸＸＸＸＸｚｚ− ６１Ｘ Ｘ 、Ｘ Ｘ Ｘ ｙ、
−ｚ６ｏｘｘｘｘ−Ｘ−− ５９ＸＸＸＸＸ−ＸＸ ５Ｂ Ｘ Ｘ Ｘ ′Ｘ−−Ｘ
−５７Ｘ Ｘ Ｘ Ｘ −＋ ＋
Ｘ５６ＸＸＸＸＸ−−− ５５Ｘ −Ｘ ＸＸ ＸＸ 、Ｘ５４Ｘ
−ＸＸ−ＸＸ − ５３Ｘ −Ｘ Ｘ −ｚ ＋ Ｘ
５２Ｘ−ＸＸＸｚ−− ５１Ｘ −Ｘ Ｘ −＋ Ｘ ｚ
５０Ｘ−ＸＸＸ−Ｘ − ４９Ｘ−ＸＸＸ−−Ｘ ４８ Ｘ −Ｘ Ｘ −＋ ＋
＋４７ＸＸ−ＸＸＸＸＸ ４６ Ｘ Ｘ −Ｘ −Ｘ
Ｘ −４５Ｘ Ｘ −Ｘ −
Ｘ −Ｘ４４ＸＸ−ＸＸＸ−− ４Ｓ Ｘ Ｘ −Ｘ −−Ｘ
Ｘ４２ Ｘ Ｘ −Ｘ
Ｘ −Ｘ −４１Ｘ Ｘ −
Ｘ Ｘ −−Ｘ４０ Ｘ Ｘ
−Ｘ −−−−３９Ｘ Ｘ
Ｘ −Ｘ Ｘ Ｘ Ｘ３ｓ
ｘ ｘ ｘ −−ｘ ｘ
−３７Ｘ Ｘ Ｘ −−Ｘ
−Ｘ３６ Ｘ Ｘ Ｘ
−Ｘ Ｘ −−３ｓ ｘ
ｘ ｘ −−−ｘ ｘ３４
Ｘ Ｘ Ｘ −Ｘ −Ｘ
−３３Ｘ Ｘ Ｘ −Ｘ
−−Ｘ５２ Ｘ Ｘ Ｘ
−−−−−３１−ＸＸＸＸＸＸＸ ３０−ＸＸＸ−ＸＸ− ２９−Ｘ Ｘ Ｘ −Ｘ −
Ｘ２８−ＸＸＸＸＸ−− ２７−ＸＸＸ−−ＸＸ ２６−ＸＸＸＸ−Ｘ− ２５−ＸＸＸＸ−−Ｘ ２４ − Ｘ Ｘ Ｘ
−−−−２Ｂ −−ＸＸ−ＸＸＸ ２２−−ＸＸＸＸＸ− ２１−−ＸＸＸＸ−Ｘ ２０−−ＸＸ−Ｘ−− １９−ＸＸＸ−ＸＸ １８−−ＸＸ−−Ｘ− １７−ＸＸ−−−Ｘ １６−−ＸＸＸ−−− ｊ５−Ｘ−Ｘ−ＸＸＸ １４− Ｘ−ｘｘｘｘ− １５−Ｘ−ＸＸＸ−Ｘ １２−Ｘ−Ｘ−Ｘ−− １１−Ｘ−ＸＸ−ＸＸ １０−Ｘ−Ｘ−−Ｘ− ０９−Ｘ−Ｘ−−−Ｘ ０８−Ｘ−ＸＸ−−− ０７−ＸＸ−−ＸＸＸ ０６−ＸＸ−ＸＸＸ− ０５−ＸＸ−ＸＸ−Ｘ ０４−ＸＸ−−Ｘ−− ０３−ＸＸ−Ｘ−ＸＸ ０２−ＸＸ−−−Ｘ− ０１−ＸＸ−−−−Ｘ ｏｏ−ｘｘ−ｘ−−− Ｃ７Ｘ −−−−−−− Ｃ６−Ｘ −−−−−− Ｃ５−−Ｘ −−−−− Ｃ４−−−Ｘ−−−− ＣＳ−−−−Ｘ−−− Ｃ２−−−−−Ｘ−− ＣＩ−−−−−−Ｘ− ＣＯ−−−−−−−Ｘ メモリユニット１６が対のユニット１日なしに使用され
るとき、第１表のこの８ビツトエラー修正コードにより
、単一のＲＡＭ故障の修正が可能となる。さらに、メモ
リユニット１６が対のユニット１８と動作するときには
、対の両ユニットは、各ユニツＦのエラーを検出し、い
ずれかのユニットがパス上にさらに信号を駆動するのを
阻止することができる。その間他方のユニットは通常の
動作を紅綬し得る。第１表の８ビツトエラーコードによ
り、単一のビットエラー源を見出すことが可能となる。
状態および制御段３６８は、後でのアクセスのためエラ
ーのアドレスを記憶し、シンドリーム（徴候）を記憶す
るための故障レジスタを含む。
ーのアドレスを記憶し、シンドリーム（徴候）を記憶す
るための故障レジスタを含む。
非０のシンドロームの場合、それが起こるユニットはオ
フライン状態に切り替わるが、対のユニットを通常の動
作状態に残すことができる。オフ４ライン状態のメモリ
ユニットは、制御段３６８で実施されるように、診断尋
問信号を受信して処理するが、この尋問に応答すること
を除き、駆動信号をバスストラフチャ上に駆動しない。
フライン状態に切り替わるが、対のユニットを通常の動
作状態に残すことができる。オフ４ライン状態のメモリ
ユニットは、制御段３６８で実施されるように、診断尋
問信号を受信して処理するが、この尋問に応答すること
を除き、駆動信号をバスストラフチャ上に駆動しない。
マルチプレクサ５０４．５０８％書込みレジスタ３１０
およびチェックビットジェネレータ３４０中を導かれる
データは、完全に複式化され、例示されるごとくチェッ
クビットジェネレータ後のコンパレータ３３６によりチ
ェックされる。
およびチェックビットジェネレータ３４０中を導かれる
データは、完全に複式化され、例示されるごとくチェッ
クビットジェネレータ後のコンパレータ３３６によりチ
ェックされる。
例示のメモリユニットは、非複式部分例えば状態および
制御段３６８またはパリティジェネレータにおける障害
を保守ソフトウェアにより検ｍｆる。しかしながら、メ
モリユニットのこの部分のエラーは、それだけではおそ
らくエラーデータをＡバスまたはＢバス上に発生しない
。
制御段３６８またはパリティジェネレータにおける障害
を保守ソフトウェアにより検ｍｆる。しかしながら、メ
モリユニットのこの部分のエラーは、それだけではおそ
らくエラーデータをＡバスまたはＢバス上に発生しない
。
第３図および第４図を参照すると、８００段３２０．３
２１からのシンドローム信号は、図示されるように状態
および制御段３６８に供給されない。非０のシンドロー
ム信号は、ドライバ３８４（第４図）を作動し、Ｅａｓ
ｔ ＥＣＣエラー信号を発生し、これをＸバス４６に供
給する。非０のシンドローム信号はまた、ＡＮＤゲート
３８２を選択されたクロック信号に応答させることによ
り、トランシーバ３７６および３７８から人バスエヲー
信号およびＢパスエラー信号の両エラー信号を発生する
。
２１からのシンドローム信号は、図示されるように状態
および制御段３６８に供給されない。非０のシンドロー
ム信号は、ドライバ３８４（第４図）を作動し、Ｅａｓ
ｔ ＥＣＣエラー信号を発生し、これをＸバス４６に供
給する。非０のシンドローム信号はまた、ＡＮＤゲート
３８２を選択されたクロック信号に応答させることによ
り、トランシーバ３７６および３７８から人バスエヲー
信号およびＢパスエラー信号の両エラー信号を発生する
。
メモリユニットは、上述のように、メモリ読取りおよび
書込み動作と同時に上述の障害検出動作を実施する。メ
モリユニットが読取りデータをバス上に駆動しているタ
イミング位相中障害が検出されると、１００段３２０か
ら発生される非０シンドローム信号が、第４図のドライ
バ３８４をして同じタイミング位相中にＥａｓｔ ＥＣ
Ｃ信号を発生させる。この信号は、ＣＰＵ１２．１４に
、この現在タイミング位相中にメモリＥＣＣ二２−が発
生していることを報知する。トランシーバ３７６および
３７８は、次のタイミング位相中にＡバスエラーおよび
Ｂバスエラー信号、またはそのいずれかを適宜駆動する
。エラーが検出された徒弟２のタイミング位相において
、メモリユニットは修正データをバスストラクチャ上に
駆動し得る。修正データは旧データレジスタ３２２およ
び３２４から供給される。しかして、該レジスタは、８
００段３２０に発生される被修正データを記憶している
。代わりに、２つのメモリュニツＦを有するモジュール
においては、修正データは、故障のない対のユニツシの
旧データレジスタ３２２および３２４から供給される。
書込み動作と同時に上述の障害検出動作を実施する。メ
モリユニットが読取りデータをバス上に駆動しているタ
イミング位相中障害が検出されると、１００段３２０か
ら発生される非０シンドローム信号が、第４図のドライ
バ３８４をして同じタイミング位相中にＥａｓｔ ＥＣ
Ｃ信号を発生させる。この信号は、ＣＰＵ１２．１４に
、この現在タイミング位相中にメモリＥＣＣ二２−が発
生していることを報知する。トランシーバ３７６および
３７８は、次のタイミング位相中にＡバスエラーおよび
Ｂバスエラー信号、またはそのいずれかを適宜駆動する
。エラーが検出された徒弟２のタイミング位相において
、メモリユニットは修正データをバスストラクチャ上に
駆動し得る。修正データは旧データレジスタ３２２およ
び３２４から供給される。しかして、該レジスタは、８
００段３２０に発生される被修正データを記憶している
。代わりに、２つのメモリュニツＦを有するモジュール
においては、修正データは、故障のない対のユニツシの
旧データレジスタ３２２および３２４から供給される。
第３図をさらに参照すると、各アドレスおよび制御段３
５４および３５８は、チャンネＡ／Ｂ１１１７信号およ
びチャンネルドライビングバスと称される他の信号を発
生し得る。メモリ状態および制御段３６８内のＡＮＤゲ
ート′５８６（第４図）は、２つのバス信号により作動
され、トランシーバ３８日を駆動し、第２Ａ図に関して
上述したＢｕａｙ信号およびＦａｓｔ Ｂｕｓｙ信号を
発生する。他のＡＮＤゲート３９０（第３図）はアウト
イネーブル信号を発生するが、この信号は、両ドライビ
ングバス信号が存在するときのみデータトランシーバ３
００および３０２の動作を可能化する。この配置の場合
、アドレスおよびコントワール回路１６８の２チヤンネ
ルがドライビングバス信号を同時に発生しないとき、メ
モリユニットは、所望に応じてデータをバスストラクチ
ャに転送するのを不能化され、潜在的にエラーを含むデ
ータがコンピュータシステムの他のユニットに転送され
るのを防ぐ。
５４および３５８は、チャンネＡ／Ｂ１１１７信号およ
びチャンネルドライビングバスと称される他の信号を発
生し得る。メモリ状態および制御段３６８内のＡＮＤゲ
ート′５８６（第４図）は、２つのバス信号により作動
され、トランシーバ３８日を駆動し、第２Ａ図に関して
上述したＢｕａｙ信号およびＦａｓｔ Ｂｕｓｙ信号を
発生する。他のＡＮＤゲート３９０（第３図）はアウト
イネーブル信号を発生するが、この信号は、両ドライビ
ングバス信号が存在するときのみデータトランシーバ３
００および３０２の動作を可能化する。この配置の場合
、アドレスおよびコントワール回路１６８の２チヤンネ
ルがドライビングバス信号を同時に発生しないとき、メ
モリユニットは、所望に応じてデータをバスストラクチ
ャに転送するのを不能化され、潜在的にエラーを含むデ
ータがコンピュータシステムの他のユニットに転送され
るのを防ぐ。
メモリユニット内のクランプ段３４４は、を源故障の場
合、潜在的に故障のデータがトランシーバ３００．５０
２に供給されるのを防ぐ。
合、潜在的に故障のデータがトランシーバ３００．５０
２に供給されるのを防ぐ。
第３図および第４図の上述の特徴を有するメモリユニッ
トは、数々のメモリサイクルを実行し得る。メモリ読取
りサイクルにおいて、メモリから読み取られたデータは
、それがＥＣＣ段３２ｏ１３２１に加えられる同じタイ
ミング位相においてトランシーバ３００．５０２により
バスストラフチャ３０に供給される。この段が非０シン
ド０−ムを発生する場合、メモリユニットは同じタイミ
ング位相中にＦａｍｔ ＥＣＣ信号を発生し、それをＸ
バス４６を経て中央処理ユニツ）１２．１４（第１図）
に伝送する。Ｆｅ２段は、修正されたデータワードを発
生し、それを旧データレジスタ３２２．３２４ に記憶
させ、後続のタイミング位相中マルチプレクサ２９８お
よびトランシーバ３００１３０２を経てバスストラフチ
ャに送るようにする。
トは、数々のメモリサイクルを実行し得る。メモリ読取
りサイクルにおいて、メモリから読み取られたデータは
、それがＥＣＣ段３２ｏ１３２１に加えられる同じタイ
ミング位相においてトランシーバ３００．５０２により
バスストラフチャ３０に供給される。この段が非０シン
ド０−ムを発生する場合、メモリユニットは同じタイミ
ング位相中にＦａｍｔ ＥＣＣ信号を発生し、それをＸ
バス４６を経て中央処理ユニツ）１２．１４（第１図）
に伝送する。Ｆｅ２段は、修正されたデータワードを発
生し、それを旧データレジスタ３２２．３２４ に記憶
させ、後続のタイミング位相中マルチプレクサ２９８お
よびトランシーバ３００１３０２を経てバスストラフチ
ャに送るようにする。
全データワードの従来の書込み動作を実行することに加
えて、メモリユニットは、バスストラクチャからの部分
データのみで書込み動作を行なうことができる。この動
作のため、メモリユニットのアドレス制御部は、全デー
タワードが書き込まれる場合に行なわれたように、上部
データ有効信号および下部データ有効信号の両方を受信
せず、これらの制御信号の一方のみを受信する。メモリ
ユニットは、まず、単一のデータ有効信号を受信するこ
とに応答して、ＲＡＭ２９０．２９２から、アドレスさ
れつ＼ある位置に記憶されているワードを読み取り、そ
のワードの一部のみを、バスから受信されつ＼ある新し
いデータで置き代える。
えて、メモリユニットは、バスストラクチャからの部分
データのみで書込み動作を行なうことができる。この動
作のため、メモリユニットのアドレス制御部は、全デー
タワードが書き込まれる場合に行なわれたように、上部
データ有効信号および下部データ有効信号の両方を受信
せず、これらの制御信号の一方のみを受信する。メモリ
ユニットは、まず、単一のデータ有効信号を受信するこ
とに応答して、ＲＡＭ２９０．２９２から、アドレスさ
れつ＼ある位置に記憶されているワードを読み取り、そ
のワードの一部のみを、バスから受信されつ＼ある新し
いデータで置き代える。
この動作中、全８ＫＣＣコードピツトが、複式ハードワ
ードで新しい７２ビツトワードについて再計算される。
ードで新しい７２ビツトワードについて再計算される。
かくして、メモリユニットは全７２ビツトワードを記憶
するが、これは、チェックビットの全補数をもつ旧のデ
ータバイトに加えて新しいデータバイトを含む。
するが、これは、チェックビットの全補数をもつ旧のデ
ータバイトに加えて新しいデータバイトを含む。
メモリユニット１６．１８が実行し得る次のメモリサイ
クルは、ＲＡＭ２９０．２９２から全ワードを読み取り
、それをトランシーバ３００．３０２を経てバスストッ
クチャ上に駆動し、そしてバスストラフチャから同じデ
ータを受信し、それを同じアドレスに書き込むことであ
る。その際全ＥＣＣビットの再計算が行なわれる。この
メモリ動作は、例えば対のユニット内における１つのメ
モリユニットの内容を複製するのに有用である。
クルは、ＲＡＭ２９０．２９２から全ワードを読み取り
、それをトランシーバ３００．３０２を経てバスストッ
クチャ上に駆動し、そしてバスストラフチャから同じデ
ータを受信し、それを同じアドレスに書き込むことであ
る。その際全ＥＣＣビットの再計算が行なわれる。この
メモリ動作は、例えば対のユニット内における１つのメ
モリユニットの内容を複製するのに有用である。
すなわち、１つのメモリユニットを対のメモリユニット
に関して更新するため、システムは、後者のメモリユニ
ットから読み取り、得られた結果をバスストックチャ上
に送出し、そのデータをバスストラクチャから前者のメ
モリの同じ位置に書き込むことができる。前者のメモリ
から読み取られるいずれのデータも、そのメモリユニッ
ト内のトランシーバ３００．３０２のアウトイネーブル
信号を抑止することによりバスストックチャ上に駆動さ
れない。かくして、例示されるメモリユニットは、１マ
ルチ位相メモリサイクルにおいてオンラインメモリユニ
ットからオフラインメモリユニットへの書き込みを行な
うことができる。
に関して更新するため、システムは、後者のメモリユニ
ットから読み取り、得られた結果をバスストックチャ上
に送出し、そのデータをバスストラクチャから前者のメ
モリの同じ位置に書き込むことができる。前者のメモリ
から読み取られるいずれのデータも、そのメモリユニッ
ト内のトランシーバ３００．３０２のアウトイネーブル
信号を抑止することによりバスストックチャ上に駆動さ
れない。かくして、例示されるメモリユニットは、１マ
ルチ位相メモリサイクルにおいてオンラインメモリユニ
ットからオフラインメモリユニットへの書き込みを行な
うことができる。
メモリアクセスサイクルは、システム１０のバックブレ
ーンの４ビツトにより限定される。限定位相中に送出さ
れるこれらの４ピツトは、機能ビットと称され、ビット
位置３．２．１および０を有する。これらのビットの利
用される値、ならびにこれらが限定する機能は以下に記
載されている。
ーンの４ビツトにより限定される。限定位相中に送出さ
れるこれらの４ピツトは、機能ビットと称され、ビット
位置３．２．１および０を有する。これらのビットの利
用される値、ならびにこれらが限定する機能は以下に記
載されている。
第 ＩＩ 表
第５図は、メモリユニット１６のメモリフォーマット部
分１６ｅに対する好ましいアーキテクチャを示す。部分
１６ｅは、Ｆｕｊｉｔｓｕ ３９００ゲートアレイモジ
ユールから造られる。上部ハーフワード処理部分４０２
および下部ハーフワード処理部分４０４を含む例示の部
分１６ｅは、７２ピントメモリワードを記憶し、これに
アクセスするため、メモリ部分１６ｍ、１６ｂ、１６ｃ
、１６ｄと一緒に動作する。部分４０２および４０４は
、各々３６ピツトワ一ド部分を処理し、同一に構属され
ている。第１の対の部分（図示せず）が部分４０２を複
式化しその部分の動作の連続的確認を可能にし、他方、
第２の対の部分（図示せず）が４０４の動作部分を複式
化し、その部分の動作の連続的確認を可能にしている。
分１６ｅに対する好ましいアーキテクチャを示す。部分
１６ｅは、Ｆｕｊｉｔｓｕ ３９００ゲートアレイモジ
ユールから造られる。上部ハーフワード処理部分４０２
および下部ハーフワード処理部分４０４を含む例示の部
分１６ｅは、７２ピントメモリワードを記憶し、これに
アクセスするため、メモリ部分１６ｍ、１６ｂ、１６ｃ
、１６ｄと一緒に動作する。部分４０２および４０４は
、各々３６ピツトワ一ド部分を処理し、同一に構属され
ている。第１の対の部分（図示せず）が部分４０２を複
式化しその部分の動作の連続的確認を可能にし、他方、
第２の対の部分（図示せず）が４０４の動作部分を複式
化し、その部分の動作の連続的確認を可能にしている。
明瞭にするため、以下の説明は、部分４０２および該部
分の他の部分とめ相互作用に向けられている。部分４０
４ならびに第１および第２の対の部分の構造および動作
は、対応的に理解されるであろう。
分の他の部分とめ相互作用に向けられている。部分４０
４ならびに第１および第２の対の部分の構造および動作
は、対応的に理解されるであろう。
部分４０２は、各々Ｌとして識別される関連する制御線
を有しＬ人、ＬＢ、ＬＣ・・・ＬＫとして識別される複
数のデータラッチを含む。部分４０２はまた、マルチプ
レクサ４０ｔ５．４０８、バッファ４１Ｇ、４１２．４
１１．４１４．４１５、フリップフロップ４１６、コン
パレータ４１８、エラーチェック部分（ＢＣＣ）４２
Ｇ、４２２、デユード部分４２４および工２−修正部分
４２６を含む。
を有しＬ人、ＬＢ、ＬＣ・・・ＬＫとして識別される複
数のデータラッチを含む。部分４０２はまた、マルチプ
レクサ４０ｔ５．４０８、バッファ４１Ｇ、４１２．４
１１．４１４．４１５、フリップフロップ４１６、コン
パレータ４１８、エラーチェック部分（ＢＣＣ）４２
Ｇ、４２２、デユード部分４２４および工２−修正部分
４２６を含む。
部分４０２は、ｌｉ［４２８上にインターフェース部分
１６ ｃ ｓ １６ ｄを介してバスデータを受信し、
それを分岐させてラッチＬＰならびにマルチプレクサ４
０６に対する入力を形成する。ラッチＬＰの出力もｉル
チブレクサ４０６に対する入力を形成する。９４５２上
に受信されるインターロック信号およびラッチＬＣの出
力を受信する論理ＡＮＤ４３１は、マルチプレクサ４０
６に対する他方の入力を形成する。マルチプレクサ４０
６は、線４３４上に受信される新データ選択信号によ多
制御される。マルチプレクサ４０６の出力はラッチＬＧ
に供給される。ラッチＬＫに対する入力は、線４４０を
介して診断試験信号を供給する。ラッチＬＧからの出力
は、図示のごとく、ラッチＬＨおよびＥＣＣ４２ａに供
給される。
１６ ｃ ｓ １６ ｄを介してバスデータを受信し、
それを分岐させてラッチＬＰならびにマルチプレクサ４
０６に対する入力を形成する。ラッチＬＰの出力もｉル
チブレクサ４０６に対する入力を形成する。９４５２上
に受信されるインターロック信号およびラッチＬＣの出
力を受信する論理ＡＮＤ４３１は、マルチプレクサ４０
６に対する他方の入力を形成する。マルチプレクサ４０
６は、線４３４上に受信される新データ選択信号によ多
制御される。マルチプレクサ４０６の出力はラッチＬＧ
に供給される。ラッチＬＫに対する入力は、線４４０を
介して診断試験信号を供給する。ラッチＬＧからの出力
は、図示のごとく、ラッチＬＨおよびＥＣＣ４２ａに供
給される。
３２データビツトに対するチェックピットを表わすＥＣ
Ｃ４２０の出力は、ラッチＬＩに供給される・そのラッ
チの１出力は、ついでバッファ４１０に供給される。バ
ッファ４１０の出力に発生されるチェックビットは、ラ
ム１６ａ、１６ｂに督き込まれる前に部分４０４によυ
発生されるチェックビットと排他的ＯＲをとられる。
Ｃ４２０の出力は、ラッチＬＩに供給される・そのラッ
チの１出力は、ついでバッファ４１０に供給される。バ
ッファ４１０の出力に発生されるチェックビットは、ラ
ム１６ａ、１６ｂに督き込まれる前に部分４０４によυ
発生されるチェックビットと排他的ＯＲをとられる。
ラッチＬＨの出力は、バッファ４１２．４１３に供給さ
れる。５２ビツトの高位データビットの１６ビツトを各
々表わすこれらのバッファからの出力は、ラム１６ｍ、
１６ｂＫ供給され、また重複の第１の処理部分からの類
似の出力と比較される。この比較はコンパレータ４１８
で行なわれるが、このコンパレータ４１Ｂは、ラッチＬ
Ｈの出力を一方の出力として、第１処理部分からの出力
を他方の入力として有する。コンパレータ４１８の出力
はフリップフロップ４１６に供給される。
れる。５２ビツトの高位データビットの１６ビツトを各
々表わすこれらのバッファからの出力は、ラム１６ｍ、
１６ｂＫ供給され、また重複の第１の処理部分からの類
似の出力と比較される。この比較はコンパレータ４１８
で行なわれるが、このコンパレータ４１Ｂは、ラッチＬ
Ｈの出力を一方の出力として、第１処理部分からの出力
を他方の入力として有する。コンパレータ４１８の出力
はフリップフロップ４１６に供給される。
このフリップフロップに対する他方の入力は、ストロー
ブ信号を供給する。フリップフロップ４１６の出力は、
バッファ４１４に供給される。コンパレータが不等を検
出した場合、そのゲート信号の出力はエラー条件を報知
する。
ブ信号を供給する。フリップフロップ４１６の出力は、
バッファ４１４に供給される。コンパレータが不等を検
出した場合、そのゲート信号の出力はエラー条件を報知
する。
部分４０２は、それぞれ線４６２および４６４上のデー
タおよびチェックビットにＲＡＭ１６ ａ 。
タおよびチェックビットにＲＡＭ１６ ａ 。
１６ｂからデータおよびチェックビットを受信する。ラ
ッチＬＡの一方の出力はマルチプレクサ４０８に供給さ
れ、他方はＥＣＣ４２２に供給される。ＥＣＣ４２２の
出力はゲート４１５に供給されるが、このゲート４１５
は、ＥＣＣエラーが検出された場合部分的シンドローム
信号を発生する。
ッチＬＡの一方の出力はマルチプレクサ４０８に供給さ
れ、他方はＥＣＣ４２２に供給される。ＥＣＣ４２２の
出力はゲート４１５に供給されるが、このゲート４１５
は、ＥＣＣエラーが検出された場合部分的シンドローム
信号を発生する。
ループバックｔａ４７０は、ラッチＬＥからマルチプレ
クサ４０Ｂへの第２の入力を形成する。マルチプレクサ
４０８に対する制御信号は、位相５リピートとして線４
７２上に供給される。マルチプレクサ４０８からの出力
は、シンドロームピットを表わすＸ０Ｒ４７４からの出
力とともにラッチＬＢに供給される。このラッチのデー
タ出方は修正部分４２６に供給され、ラッチのシンド四
−ム出力はデコード部分４２４に供給される。デコード
部分４２４の出力は、修正部分４２６に対する第２の入
力を形成する。
クサ４０Ｂへの第２の入力を形成する。マルチプレクサ
４０８に対する制御信号は、位相５リピートとして線４
７２上に供給される。マルチプレクサ４０８からの出力
は、シンドロームピットを表わすＸ０Ｒ４７４からの出
力とともにラッチＬＢに供給される。このラッチのデー
タ出方は修正部分４２６に供給され、ラッチのシンド四
−ム出力はデコード部分４２４に供給される。デコード
部分４２４の出力は、修正部分４２６に対する第２の入
力を形成する。
修正されたデータを表わす修正部分４２６の出力は、ラ
ッチＬＣに送られる。データは、そこからＡＮＤゲート
４５１とラッチＬＤに送られる。ラッチＬＤからの出力
は、図示のようにラッチＬＥに送られる。
ッチＬＣに送られる。データは、そこからＡＮＤゲート
４５１とラッチＬＤに送られる。ラッチＬＤからの出力
は、図示のようにラッチＬＥに送られる。
上述のように、下部半ワード処理部分４０４は、上部半
ワード処理部分４０２と同じに構成されておシ、各７２
ビツトメモリワードの下位３６ビツトを処理するように
動作する。部分４０２．４０４は、エラー修正ピットお
よびシンドロームピットを計算するように相互作用する
。特に１部分４０２のバッファ４１０のエラー修正ピッ
ト出力は、部分４０４の等価のバッファの対応するピッ
ト出力と排他的ＯＲがとられる。バッファ４１０に依る
ピット出力はデータビットの３２ビツトのみを表わすに
すぎないが、これらのピットと部分４０４からの対応す
るピットとの排他的ＯＲ出力は、全６４データビツトに
対するエラー修正能力を有する。
ワード処理部分４０２と同じに構成されておシ、各７２
ビツトメモリワードの下位３６ビツトを処理するように
動作する。部分４０２．４０４は、エラー修正ピットお
よびシンドロームピットを計算するように相互作用する
。特に１部分４０２のバッファ４１０のエラー修正ピッ
ト出力は、部分４０４の等価のバッファの対応するピッ
ト出力と排他的ＯＲがとられる。バッファ４１０に依る
ピット出力はデータビットの３２ビツトのみを表わすに
すぎないが、これらのピットと部分４０４からの対応す
るピットとの排他的ＯＲ出力は、全６４データビツトに
対するエラー修正能力を有する。
第５図に指示されるように、ＸＯＲの出力は、各々４エ
ラー修正ピツトをラッチするバッファ４７８および４８
０に供給される。これらのエラー修正ビットの整合を保
証するため、Ｘ０Ｒ４７６の出力は、重複の第１処理部
分の対応するＸＯＲの出力と比較される。この比較は；
ンバレータ４８２に依り遂行される。これらの比較され
た信号の不整合の場合、エラーピットが７リツプ７０ツ
ブ４８４で検出後、バッファ４８６に発生される。
ラー修正ピツトをラッチするバッファ４７８および４８
０に供給される。これらのエラー修正ビットの整合を保
証するため、Ｘ０Ｒ４７６の出力は、重複の第１処理部
分の対応するＸＯＲの出力と比較される。この比較は；
ンバレータ４８２に依り遂行される。これらの比較され
た信号の不整合の場合、エラーピットが７リツプ７０ツ
ブ４８４で検出後、バッファ４８６に発生される。
第５図はまた、ＲＡＭから受信されるワードに対するシ
ンドロームビットの計Ｓを例示している。
ンドロームビットの計Ｓを例示している。
詳述すると、バッファ４１５の出力は、ラッチＬＡに受
信される３２データビツトに対する８シン）ロームピッ
トを含む。これらの８ビツトのシンドロームビットは、
８ビツトのエラー修正ビットを発生するため、部分４０
４で発生される対応する８ビツトと排他的ＯＲを取られ
る。エラーピットの位置を表わすこれらの６ビツトは、
図示のようにラッチＬＢに通される。
信される３２データビツトに対する８シン）ロームピッ
トを含む。これらの８ビツトのシンドロームビットは、
８ビツトのエラー修正ビットを発生するため、部分４０
４で発生される対応する８ビツトと排他的ＯＲを取られ
る。エラーピットの位置を表わすこれらの６ビツトは、
図示のようにラッチＬＢに通される。
第５図は、部分１６ｅの部品槽底を指示することに加え
て、部分４０２および４０４に対するデータバス幅およ
び信号タイミングを例示している。
て、部分４０２および４０４に対するデータバス幅およ
び信号タイミングを例示している。
詳述すると、部分１６ｅの各信号入力および出力のビッ
ト幅は、囲まれた数字で指示されている。
ト幅は、囲まれた数字で指示されている。
かくして、例えば、部分４０２は、線４６２上にラッチ
ＬＡに対する３２ビツト入力を受信し、線４６４上にラ
ッチＬＡに対する４ビツト入力を受信する。第５図の残
りの数値指示は信号タイミングを指示している。（”
ｘ ／ ｙ ｘ Ｊ形式の（Ｘおよびｙは整数）は、信
号が安定と認められる時間間隔を表わしている。指示の
ｒＸＪ部分はタイミング位相に関係し、他方ｒｘｙＪ部
分はタイミング間隔にンけるナノ秒間隔に関係する。か
くして、例えば、線４７２上に受信される位相５リピ一
ト信号は、第１５ないし第１２５ナノ秒の間隔の間位相
５で安定である。ラッチ制御装置の数値指示は、これら
の制御装置上に設定される信号が送出されるときを表わ
している。例えば、部分４０２のランチ制御袋［ＬＡは
、各動作位相中２０〜１００ナノ秒のタイミング間脳中
信号を送出する。
ＬＡに対する３２ビツト入力を受信し、線４６４上にラ
ッチＬＡに対する４ビツト入力を受信する。第５図の残
りの数値指示は信号タイミングを指示している。（”
ｘ ／ ｙ ｘ Ｊ形式の（Ｘおよびｙは整数）は、信
号が安定と認められる時間間隔を表わしている。指示の
ｒＸＪ部分はタイミング位相に関係し、他方ｒｘｙＪ部
分はタイミング間隔にンけるナノ秒間隔に関係する。か
くして、例えば、線４７２上に受信される位相５リピ一
ト信号は、第１５ないし第１２５ナノ秒の間隔の間位相
５で安定である。ラッチ制御装置の数値指示は、これら
の制御装置上に設定される信号が送出されるときを表わ
している。例えば、部分４０２のランチ制御袋［ＬＡは
、各動作位相中２０〜１００ナノ秒のタイミング間脳中
信号を送出する。
第６図は、上述のようにシステムバスメトラフチャ４２
．４４．４６とメモリユニット部分１６ａ１１６ｂ、１
６Ｃ，１６ｄ、１６Ｃ間のインターフェースを提供する
好ましいメモリユニットゲートアレイに対するアーキテ
クチャの概略図である。
．４４．４６とメモリユニット部分１６ａ１１６ｂ、１
６Ｃ，１６ｄ、１６Ｃ間のインターフェースを提供する
好ましいメモリユニットゲートアレイに対するアーキテ
クチャの概略図である。
例示のゲートアレイは、Ｆａｊｌｔｓｕ ５９００ゲー
トアレイモジユールから構成されておシ、バスアドレス
コンパレータ回路、制御レジスタ部分およびアドレシン
グテーブルを含む。コンパレータ回路は、Ａバス４２上
に受信される信号のパリティをチェックするための第１
のパリティ要素５０２を含む。第２のパリティ要素５０
４は、Ｂバス４４上に受信される信号のパリティをチェ
ックする。
トアレイモジユールから構成されておシ、バスアドレス
コンパレータ回路、制御レジスタ部分およびアドレシン
グテーブルを含む。コンパレータ回路は、Ａバス４２上
に受信される信号のパリティをチェックするための第１
のパリティ要素５０２を含む。第２のパリティ要素５０
４は、Ｂバス４４上に受信される信号のパリティをチェ
ックする。
コンパレータ５０６は、両バス４２．４４７５”）受信
される信号を比較し、重複を保証する。
される信号を比較し、重複を保証する。
制御レジスタ部分は、制御ラッチ５ｏ８、エラーアドレ
スラッチ５１ｏ１アラームラツチ５１２およびページラ
ッチ５１４を含む複数の独立にアドレス可能な３２ピツ
トラツチよυ成る。例示の制御ラッチ５０Ｂは、下記の
ごとき情報を記憶する０ ３０λし出Ｎ５ＥＴ 人し窃Ｍをセット２
９ Ｃ０ＬＩＮＴＥＲＯＮ 主ＪＩＩＥ’Ｆ
Ｙ 力ｖ：ｙ ：／ 夕にイ＄ −ブル ビット ラベル 定 義レス ２１−１９ ＭＢＩＯＲＹ ５ＩＺＥ 、７
１ モ！Ｊ サイズ１８−１６ＬＥＡＦＰＯ８Ｉ８ＩＯ
Ｎ リーフ位置１５−０９ Ｃ０ＵＮＴＥＲＩ
ＮＩＩ ＶＡＬＵＥカウンタがオーバフローのと きカウンタにセット ０７−Ｏｎ ＲＥＦＲＥＳＨＩＮＣＲＥＭＥＮＴエラー
アドレスランチ５１０は、位相３アドレスおよびエラー
アドレスを含むアドレス情報を記憶するのに利用される
。アラームラッチ５１２は、各ＪＩＦ１αサイクルごと
にインクリメントされる１６ビツトレジスタである。オ
ーバーフローの際、ラッチ５１２は、ＡＬＡＲＭ ＳＥ
Ｔによりイネーブルされると、割込み信号を中央処理ユ
ニットへ送出せしめる。ページラッチ５１４は、関係の
ある現在ページのアドレスを記憶する。
スラッチ５１ｏ１アラームラツチ５１２およびページラ
ッチ５１４を含む複数の独立にアドレス可能な３２ピツ
トラツチよυ成る。例示の制御ラッチ５０Ｂは、下記の
ごとき情報を記憶する０ ３０λし出Ｎ５ＥＴ 人し窃Ｍをセット２
９ Ｃ０ＬＩＮＴＥＲＯＮ 主ＪＩＩＥ’Ｆ
Ｙ 力ｖ：ｙ ：／ 夕にイ＄ −ブル ビット ラベル 定 義レス ２１−１９ ＭＢＩＯＲＹ ５ＩＺＥ 、７
１ モ！Ｊ サイズ１８−１６ＬＥＡＦＰＯ８Ｉ８ＩＯ
Ｎ リーフ位置１５−０９ Ｃ０ＵＮＴＥＲＩ
ＮＩＩ ＶＡＬＵＥカウンタがオーバフローのと きカウンタにセット ０７−Ｏｎ ＲＥＦＲＥＳＨＩＮＣＲＥＭＥＮＴエラー
アドレスランチ５１０は、位相３アドレスおよびエラー
アドレスを含むアドレス情報を記憶するのに利用される
。アラームラッチ５１２は、各ＪＩＦ１αサイクルごと
にインクリメントされる１６ビツトレジスタである。オ
ーバーフローの際、ラッチ５１２は、ＡＬＡＲＭ ＳＥ
Ｔによりイネーブルされると、割込み信号を中央処理ユ
ニットへ送出せしめる。ページラッチ５１４は、関係の
ある現在ページのアドレスを記憶する。
ゲートアレイアドレステーブル部分は、日時ラッチ５１
６、ジツフイラッチ５１８１秒ラッチ５２０およびリフ
レッシュアドレスラッチ５２２を含む独立にアドレス可
能な３２ピツトランチよシ成る。日時ラッチは、日時を
表わす信号を記憶する。ジツフイラッチは、経過したＪ
ＩＦＦＹ間隔の数を表わす信号をその高位ビットにおい
て記憶する。ラッチ５１８は、その低位ビットには、Ｃ
ＮＴと表わされる経過したクロックシステムクロックサ
イクルを表わす信号を記憶する。日時ラッチおよびジツ
フイラツチ５１６．５１８は、−緒に１２５ナノ秒間隔
で日時を表わす０ 秒ランチ５２０は、経過した秒を表わす高位ビット部分
を含む。中位部分は、ＪＩＦＦＹ間隔を衷わし、また下
位部分は、経過したシステムクロックサイクルを表わす
。リフレッシュアドレスラッチ５２２は、現在リフレッ
シュされつ−あるＲＡＭ部分の゛アドレスを指示する信
号を記憶する。
６、ジツフイラッチ５１８１秒ラッチ５２０およびリフ
レッシュアドレスラッチ５２２を含む独立にアドレス可
能な３２ピツトランチよシ成る。日時ラッチは、日時を
表わす信号を記憶する。ジツフイラッチは、経過したＪ
ＩＦＦＹ間隔の数を表わす信号をその高位ビットにおい
て記憶する。ラッチ５１８は、その低位ビットには、Ｃ
ＮＴと表わされる経過したクロックシステムクロックサ
イクルを表わす信号を記憶する。日時ラッチおよびジツ
フイラツチ５１６．５１８は、−緒に１２５ナノ秒間隔
で日時を表わす０ 秒ランチ５２０は、経過した秒を表わす高位ビット部分
を含む。中位部分は、ＪＩＦＦＹ間隔を衷わし、また下
位部分は、経過したシステムクロックサイクルを表わす
。リフレッシュアドレスラッチ５２２は、現在リフレッ
シュされつ−あるＲＡＭ部分の゛アドレスを指示する信
号を記憶する。
例示の具体例において、日時ラッチはメモリアドレス５
０により参照され、ジツフイラッチはメモリアドレス３
４によシ参照され、秒ラッチはメモリアドレス３８によ
シ参照され、リフレッシュアドレスラッチはメモリアド
レス３Ｃによシ参照される。
０により参照され、ジツフイラッチはメモリアドレス３
４によシ参照され、秒ラッチはメモリアドレス３８によ
シ参照され、リフレッシュアドレスラッチはメモリアド
レス３Ｃによシ参照される。
例示のゲートアレイ５００は、さらに、種々の要素間の
信号を伝送するためのルート設定回路を備える。このル
ート設定回路はマルチプレクサ５２４を含み、その入力
は、バスＡアドレス線４２、バスＢアドレス［４４、リ
フレッシュアドレスレジスタ５２２および制御およびア
ドレスマルチプレクサ５２６と接続されている。マルチ
プレクサ５２４によシ選択されるルートは、制御線５２
８ａおよび５２８ｂによシ決定される。
信号を伝送するためのルート設定回路を備える。このル
ート設定回路はマルチプレクサ５２４を含み、その入力
は、バスＡアドレス線４２、バスＢアドレス［４４、リ
フレッシュアドレスレジスタ５２２および制御およびア
ドレスマルチプレクサ５２６と接続されている。マルチ
プレクサ５２４によシ選択されるルートは、制御線５２
８ａおよび５２８ｂによシ決定される。
マルチプレクサ５２４の出力はラッチ５２Ｂに送られる
。このラッチの出力は、パリティジェネレータ５３０お
よびバッファ５３２に送られる。
。このラッチの出力は、パリティジェネレータ５３０お
よびバッファ５３２に送られる。
！！！素５３０および５３２の出力は、ローカルバスＣ
として指示されるメモリ局部バスに送られる。
として指示されるメモリ局部バスに送られる。
局部バスに涜って進む信号は、第３図および第４図と関
連して上述した処理のためメモリユニット自体に利用可
能である。
連して上述した処理のためメモリユニット自体に利用可
能である。
メモリユニット自体からゲートアレイ５００に伝送され
る信号は、ローカルバスＣからバッファ５３４に受信さ
れる。このバッファの出力は、ローカルラッチに送られ
る。このラッチは、ついで、マルチプレクサ５３８を介
して制御およびアドレスラッチ５０Ｂ−５２２に接続さ
れる。マルチプレクサ５３８に対する＠２の入力は、イ
ンクリメータ５４０およびその関連するラッチ５４２に
接続される。このラッチに対する入力はマルチプレクサ
５４４であシ、そして該マルチプレクサは、選択された
アドレスおよび制御ラッチ５１２（アドレス２８）、５
１６（アドレス３０）、５１８（アドレス３４）および
５２２（アドレス３Ｃ）から受信される信号を通す。
る信号は、ローカルバスＣからバッファ５３４に受信さ
れる。このバッファの出力は、ローカルラッチに送られ
る。このラッチは、ついで、マルチプレクサ５３８を介
して制御およびアドレスラッチ５０Ｂ−５２２に接続さ
れる。マルチプレクサ５３８に対する＠２の入力は、イ
ンクリメータ５４０およびその関連するラッチ５４２に
接続される。このラッチに対する入力はマルチプレクサ
５４４であシ、そして該マルチプレクサは、選択された
アドレスおよび制御ラッチ５１２（アドレス２８）、５
１６（アドレス３０）、５１８（アドレス３４）および
５２２（アドレス３Ｃ）から受信される信号を通す。
アドレスおよび制御ラッチから伝送される情報は１図示
のごとくマルチプレクサ５４６および５４Ｂを通される
。これらのマルチプレクサの出力は、マルチプレクサ５
２６に結合される。
のごとくマルチプレクサ５４６および５４Ｂを通される
。これらのマルチプレクサの出力は、マルチプレクサ５
２６に結合される。
アレイ５００は、バスから受信されるアドレス情報をＷ
ｉ認することに加えて、日時ラッチを含むアドレスおよ
び制御ラッチにメモリ形式アクセスを許容する。アドレ
スおよび制御ラッチの各々に記憶される情報は、例えば
、限定位相において所羅のアドレスまたは制御ラッチの
アドレスをもってメモリユニットを参照することによシ
得ることができる。例えば、日時ラッチは、メモリユニ
ットにアドレス３０を送り、日時情報をローカルバスＣ
を介してメモリユニットのデータ出力ビンに転送せしめ
ることにより参照できる。
ｉ認することに加えて、日時ラッチを含むアドレスおよ
び制御ラッチにメモリ形式アクセスを許容する。アドレ
スおよび制御ラッチの各々に記憶される情報は、例えば
、限定位相において所羅のアドレスまたは制御ラッチの
アドレスをもってメモリユニットを参照することによシ
得ることができる。例えば、日時ラッチは、メモリユニ
ットにアドレス３０を送り、日時情報をローカルバスＣ
を介してメモリユニットのデータ出力ビンに転送せしめ
ることにより参照できる。
ゲートアレイ回路はまた、アドレスおよび制御部分にお
いて種々のラッチの自動的インクリメントを行なう。最
初、ジツフイラツチおよび秒ラッチ５１８および５１０
の各々のＣＮＴ部分からのオーバーフローは、これらの
ラッチの各々の高位の部分に直接流れる。したがって、
ランチ５１８のジツフイ部分ならびにランチ５２０のジ
ツフイおよび秒部分は自動的にインクリメントされる。
いて種々のラッチの自動的インクリメントを行なう。最
初、ジツフイラツチおよび秒ラッチ５１８および５１０
の各々のＣＮＴ部分からのオーバーフローは、これらの
ラッチの各々の高位の部分に直接流れる。したがって、
ランチ５１８のジツフイ部分ならびにランチ５２０のジ
ツフイおよび秒部分は自動的にインクリメントされる。
さらに、これらのＣＮＴ部分がＦＤ（１６進）ｆ、用意
すると、インクリメント回路５３８〜５４４は、リフレ
ッシュアドレスをインクリメントせしめる。
すると、インクリメント回路５３８〜５４４は、リフレ
ッシュアドレスをインクリメントせしめる。
同様に、ＣＮＴがＦＦ（１６進）に達すると、インクリ
メント回路はジツフイラッチをインクリメントせしめ、
他方日時ランチは、０１（１６進）でインクリメントさ
れる。したがって、リフレッシュおよび日時ラッチは更
新状態に留まり、中央処理ユニットまたはその他の外部
制御装置の介入なしにアクセスのため利用可能と々る。
メント回路はジツフイラッチをインクリメントせしめ、
他方日時ランチは、０１（１６進）でインクリメントさ
れる。したがって、リフレッシュおよび日時ラッチは更
新状態に留まり、中央処理ユニットまたはその他の外部
制御装置の介入なしにアクセスのため利用可能と々る。
好ましい具体例において、ゲートアレイ５００は、各１
５．２５ブイクロ秒ごとＫ ＪＩＦＦ’Ｙ信号を発生す
るように調察される。例えば、メモリ試験段階中、Ｊ工
ＦＦ′Ｙサイクル時間を延長して、ＲＡＭのリフレッシ
ュの緊度を減せしめ、それらの完全性に相関づけられる
周波数に関して不足状態にすることができる。
５．２５ブイクロ秒ごとＫ ＪＩＦＦ’Ｙ信号を発生す
るように調察される。例えば、メモリ試験段階中、Ｊ工
ＦＦ′Ｙサイクル時間を延長して、ＲＡＭのリフレッシ
ュの緊度を減せしめ、それらの完全性に相関づけられる
周波数に関して不足状態にすることができる。
上述のように、システム１０への代わりのメモリボード
の挿入の際、イニシャライズシーケンスが行なわれる。
の挿入の際、イニシャライズシーケンスが行なわれる。
このシーケンスは、まず、ゲートアレイ５００に含まれ
るカウンタを含めメモリシステム内の全カウンタを停止
することを含む。ついで、原の障害メモリユニットから
、制御レジスタ部分およびアドレステーブルの内容が、
対の代わシのボードに転送される。このメモリボード対
は、更新プロセスを開始するように報知され、そしてメ
モリシステムカウンタは再始動される。
るカウンタを含めメモリシステム内の全カウンタを停止
することを含む。ついで、原の障害メモリユニットから
、制御レジスタ部分およびアドレステーブルの内容が、
対の代わシのボードに転送される。このメモリボード対
は、更新プロセスを開始するように報知され、そしてメ
モリシステムカウンタは再始動される。
以上の説明から先行の記載から明らかにされたもののつ
ち上述の目的が効率的に達成されたことが分ろう。当技
術に精通したものであれば、本発明の技術思悲から逸脱
することなく上述の構造や動作シーケンスに種々の変更
をなし得ることは理解されよう。したがって、上述の記
載に含まれ図面に図示された全内容は、制限として見ら
れるべきものでなく例示として解釈されるべきものであ
る。
ち上述の目的が効率的に達成されたことが分ろう。当技
術に精通したものであれば、本発明の技術思悲から逸脱
することなく上述の構造や動作シーケンスに種々の変更
をなし得ることは理解されよう。したがって、上述の記
載に含まれ図面に図示された全内容は、制限として見ら
れるべきものでなく例示として解釈されるべきものであ
る。
第１図は、中央処理ユニット１２、主メモリユニット１
６および周辺人力／出力装置用の種々の制御装置を含む
本発明に依るディジタルデータ処理プロセッサ１０の概
略図、第２Ａ図はバイブライン結合された多相転送サイ
クルをもつ第１図に示されるプロセッサの動作を示す波
形図、第２Ｂ図は例示のメモリユニットの読取り動作に
対するタイミングシーケンスを例示する波形図、第２Ｃ
図は例示のメモリユニットの書込み動作に対するタイミ
ングシーケンスを例示する波形図、第２Ｄ図は例示のメ
モリユニットのリフレッシュサイクルに対するタイミン
グシーケンスを例示する波形図、第２Ｅ図は本発明の、
好ましい実施にしたがって実行される好ましいメモリユ
ニット更新サイクルに対するタイミングシーケンスを例
示する波形図、第３図は第１図のプロセッサの主メモリ
ユニット１６を示す概略図、第４図は第３図のバスエラ
ー段を示す概略図、第５図はメモリユニットのメモリフ
ォーマット部分の好ましいアーキテクチャを示すブロッ
ク図、第６図は好ましいメモリユニットゲートアレイ５
００のアーキテクチャを示す機略図である。
６および周辺人力／出力装置用の種々の制御装置を含む
本発明に依るディジタルデータ処理プロセッサ１０の概
略図、第２Ａ図はバイブライン結合された多相転送サイ
クルをもつ第１図に示されるプロセッサの動作を示す波
形図、第２Ｂ図は例示のメモリユニットの読取り動作に
対するタイミングシーケンスを例示する波形図、第２Ｃ
図は例示のメモリユニットの書込み動作に対するタイミ
ングシーケンスを例示する波形図、第２Ｄ図は例示のメ
モリユニットのリフレッシュサイクルに対するタイミン
グシーケンスを例示する波形図、第２Ｅ図は本発明の、
好ましい実施にしたがって実行される好ましいメモリユ
ニット更新サイクルに対するタイミングシーケンスを例
示する波形図、第３図は第１図のプロセッサの主メモリ
ユニット１６を示す概略図、第４図は第３図のバスエラ
ー段を示す概略図、第５図はメモリユニットのメモリフ
ォーマット部分の好ましいアーキテクチャを示すブロッ
ク図、第６図は好ましいメモリユニットゲートアレイ５
００のアーキテクチャを示す機略図である。
１０：モジュール１０
１２．１４：中央処理ユニット
１６．１８：メモリユニット
２０．２２：ディスク制御ユニット
２４．２６：通信制御ユニット
２８：テープ制御ユニット
３０：共通バスストラクチャ
３２．３４：リンク制御ユニット
３６：主Ｉ！源
３８：主クロック
４０：リンク
４２；Ａバス
４４：Ｂバス
４６：Ｘバス
４８：通信バス
５０８通信パネル
５２：ディスクメモリ
５４：テーブ移送装置
Claims (9)
- （１）処理ユニット、周辺制御ユニットおよびメモリユ
ニットのいずれかである、１つの機能ユニット（第１機
能ユニット）および複数の他の機能ユニット間において
情報を転送するための共通のバスストラクチャを利用す
るディジタルデータ処理装置であって、前記第１機能ユ
ニットが、前記他方の機能ユニットから前記バスストラ
クチャ上に受信される入力信号に応答して、前記バスス
トラクチャ上において他の機能ユニットに伝送される出
力信号を発生するための処理部分を備え、そして前記機
能ユニットと接続されて、逐次のタイミング間隔を限定
する信号を供給するクロック手段を備え、アドレス指定
を含み得る限定位相、応答位相およびデータ転送位相を
含む複数の位相を有しかつ複数のタイミング間隔中に起
こる転送サイクルを表わす信号を転送することにより、
バスストラクチャ上においてユニット間情報転送を実施
し、前記サイクルの位相が、一部重畳することなくかつ
転送サイクルのそれぞれのタイミング間隔において順次
に起り、前記バスストラクチャが、限定位相を表わす限
定信号およびデータ転送位相を表わすデータ信号を表わ
す限定信号を搬送する手段を備え、前記機能ユニットが
複数サイクルの異なる位相を表わす信号をバスストラク
チャ上において同時に転送することにより転送サイクル
をパイプライン結合するように配置されている装置にお
いて、 Ａ、前記第１機能ユニットが、第１および第２のパイプ
ライン結合される転送サイクルに共通の少なくとも第１
のタイミング間隔中診断サイクルを遂行する診断手段を
備え、該診断手段が、該診断サイクルの発生を指示する Ｂｕｓｙ信号を発生する手段を有し、 Ｂ、前記Ｂｕｓｙ信号の検出に応答して、前記第２転送
サイクルの実行を継続しながら、前記第１転送サイクル
のその後の実行を中断するパイプライン割込み手段を備
える ことを特徴とするディジタルデータ処理装置。 - （２）Ａ、前記第１機能ユニットが第１のメモリユニッ
トであり、前記装置が第２メモリユニットを備え、少な
くとも前記第１メモリユニットが、 Ｂ、前記メモリユニットと接続されて、メモリ更新情報
を前記第１メモリユニットから前記第２メモリユニット
に転送するためのメモリ更新サイクルを実行するための
メモリ更新手段を備え、該メモリ更新手段が、第１およ
び第２のパイプライン結合された転送サイクルに共通の
第１のタイミング間隔中前記更新サイクルを開始する手
段、および前記更新サイクルの開始を指示するＢｕｓｙ
を発生する手段を備え、前記機能ユニットの他のものの
介入なしに前記情報転送を行なう 特許請求の範囲第１項記載のディジタルデータ処理装置
。 - （３）前記メモリ更新手段が、前記第１メモリユニット
から前記第２メモリユニットへの他の更新情報の転送を
含むように前記メモリ更新サイクルを延長する更新延長
手段を備え、前記他の更新情報の転送が、少なくとも前
記第１タイミング間隔に続く第２のタイミング間隔中に
行なわれ、前記更新延長手段が、前記他の更新情報の転
送を指示する少なくとも１つのＢｕｓｙ信号を発生する
手段を備える特許請求の範囲第２項記載のディジタルデ
ータ処理装置。 - （４）Ａ、前記メモリユニットがダイナミック記憶要素
を備え、 Ｂ、少なくとも１つの前記ダイナミックメモリ要素をリ
フレッシュする必要性を指示する ＪＩＦＦＹ信号を周期的に発生する信号手段を備え、 Ｃ、前記メモリユニットが、少なくとも第１および第２
のパイプライン結合された転送サイクルに共通のタイミ
ング間隔の間メモリリフレッシュサイクルを実行するた
め、前記メモリユニットに接続されていて通常前記ＪＩ
ＦＦＹ信号に応答するメモリリフレッシュサイクルを備
え、前記リフレッシュサイクルで前記第１メモリユニッ
トの少なくとも１つのダイナミック記憶要素を同時にリ
フレッシュし、前記メモリリフレッシュ手段が、前記メ
モリリフレッシュサイクルの発生を指示するＢｕｓｙ信
号を発生する手段を備える 特許請求の範囲第２項記載のディジタルデータ処理装置
。 - （５）Ａ、前記メモリユニットが、メモリワードを表わ
す信号を記憶する複数のアドレス記憶位置を備え、 Ｂ、逐次のメモリアドレスを有する記憶位置から転送メ
モリワードにアクセスする手段を備え、 Ｃ、前記メモリ更新手段が、転送されるべき信号を記憶
する次の記憶位置のアドレスを指示する信号を記憶する
次の更新記憶手段を含む特許請求の範囲第４項記載のデ
ィジタルデータ処理装置。 - （６）少なくとも１つの前記第１メモリユニットが、Ａ
、各々行および列によりアドレス可能な複数のビット記
憶位置を有するＮのダイナミックメモリチップ、こゝに
Ｎは１より大きい有限の整数である、を含むメモリリー
フより成り、Ｂ、前記更新手段が、メモリリーフのダイ
ナミックメモリチップ内に共通の列指示を有する転送ビ
ット記憶位置にアクセスするためのリーフ読取り手段を
備える 特許請求の範囲第５項記載のディジタルデータ処理装置
。 - （７）前記更新手段が、前記リーフ読取り手段によりア
クセスされるビット値をチェックし修正するためのエラ
ーチェック手段を備える特許請求の範囲第６項記載のデ
ィジタルデータ処理装置。 - （８）前記更新手段は、前記メモリリーフのダイナミッ
クメモリチップ内の共通の行指示を有するビット記憶位
置をリフレッシュするメモリリフレッシュ手段を備える
特許請求の範囲第７項記載のディジタルデータ処理装置
。 - （９）Ａ、前記パイプライン割込み手段が、前記Ｂｕｓ
ｙ信号の検出に応答してその応答位相にある転送サイク
ルの実行を中断する手段と、 Ｂ、前記Ｂｕｓｙ信号の検出に応答して、限定位相また
はデータ転送位相のいずれか１つにある転送サイクルの
実行を継続する手段 を備える特許請求の範囲第２項記載のディジタルデータ
処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US89666786A | 1986-08-14 | 1986-08-14 | |
| US896667 | 1986-08-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63113641A true JPS63113641A (ja) | 1988-05-18 |
Family
ID=25406602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62201966A Pending JPS63113641A (ja) | 1986-08-14 | 1987-08-14 | パイプライン結合されたメモリサイクルをもつデイジタルデ−タ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0256864B1 (ja) |
| JP (1) | JPS63113641A (ja) |
| AT (1) | ATE101935T1 (ja) |
| DE (1) | DE3789128T2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4371754A (en) * | 1980-11-19 | 1983-02-01 | Rockwell International Corporation | Automatic fault recovery system for a multiple processor telecommunications switching control |
| US4486826A (en) * | 1981-10-01 | 1984-12-04 | Stratus Computer, Inc. | Computer peripheral control apparatus |
-
1987
- 1987-08-14 DE DE3789128T patent/DE3789128T2/de not_active Expired - Fee Related
- 1987-08-14 EP EP87307179A patent/EP0256864B1/en not_active Expired - Lifetime
- 1987-08-14 AT AT87307179T patent/ATE101935T1/de not_active IP Right Cessation
- 1987-08-14 JP JP62201966A patent/JPS63113641A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0256864A2 (en) | 1988-02-24 |
| EP0256864A3 (en) | 1989-11-08 |
| DE3789128T2 (de) | 1994-09-29 |
| ATE101935T1 (de) | 1994-03-15 |
| EP0256864B1 (en) | 1994-02-23 |
| DE3789128D1 (de) | 1994-03-31 |
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