KR100258079B1 - 밀결합 결함 허용 시스템에서 메모리 버스 확장에 의한 동시 쓰기 이중화 장치 - Google Patents

밀결합 결함 허용 시스템에서 메모리 버스 확장에 의한 동시 쓰기 이중화 장치 Download PDF

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Abstract

본 발명은 밀결합 결함 허용 시스템에서 메모리 버스 확장에 의한 동시 쓰기 이중화 장치에 관한 것으로, 종래에는 시스템 버스를 확장하여 데이터 전송 채널을 구성하므로써, CPU의 종류에 따라 각 시스템 버스가 변경되는 관계로 장시간의 개발 기간이 소요되며, 버스 클럭의 증가 및 버스 프로토콜이 복잡했다. 이에 본 발명은 실시간의 서비스 업무를 수행하는 활성 프로세서 모듈과 대기 프로세서 모듈간의 메모리 내용을 메모리 버스 확장에 의하여 항상 동일하게 유지시킴으로써, 활성 모듈에 장애가 발생할 경우 대기 모듈을 활성화 동작 모드로 변경하여 시스템의 제어 기능을 계속 유지하였으며, 또한 DRAM의 억세스 시간은 60NS 정도로 저속이며(약 16MHz), 메모리 버스의 속도는 이에 종속되므로 구현이 용이하며, CPU 종류 및 고속 시스템 버스와는 무관하게 구현이 가능하므로 CPU 및 시스템버스의 변형 및 클럭의 향상에 따른 변화에도 하드웨어 변경없이 개발이 가능하여 개발기간을 단축할 수 있다. 본 발명에서 이중화 장치를 위하여 메모리 스위치를 이용한 데이터 경로와 이를 소프트웨어로 제어하기 위한 약간의 하드웨어 추가로 구현이 가능하게 하였다.

Description

밀결합 결함 허용 시스템에서 메모리 버스 확장에 의한 동시 쓰기 이중화 장치
본 발명은 밀결합 결함 허용 시스템에서 메모리 버스 확장에 의한 동시 쓰기 이중화 장치에 관한 것으로, 상세하게는 고장 감내 제어 시스템에서 이중화로 운용되는 프로세서 모듈내의 메모리 내용을 항상 일정하게 유지하기 위해 메모리 버스를 확장하여 동시 쓰기를 이용한 이중화 장치에 관한 것이다.
인간에 의해 구현된 모든 시스템은 설계자에 의한 실수, 전자 부품의 고장 및 기타 원인으로 인해 장애가 발생할 가능성이 항상 내재되어 있으며, 이와 같은 장애가 의료 장비, 비행 제어 시스템, 인공 위성, 무기 시스템, 전전자 교환기 처럼 장애 발생을 허용하지 않는 특수한 용도의 시스템에서 장애가 발생하여 정상 동작을 수행하지 못한다면 심각한 문제점을 야기한다. 결함 허용 시스템이란 하드웨어 고장 및 소프트웨어 에러 발생에 무관하게 정해진 순서대로 동작되도록 구성한 시스템 레벨의 무정지 시스템을 의미한다. 결함 허용 시스템은 장애가 발생하였을 경우, 시스템 기능을 백업할 수 있는 리던던시 모듈을 두는 것을 기본으로 하며, 추가되는 리던던시의 수 및 형태에 따라 결함 허용 시스템 구현 방법이 달라지게 된다.
교환 시스템은 장애가 발생하였을 경우 운용자에 의해 언제든지 유지 보수가 가능하므로, 의료 장비, 비행 제어 시스템, 인공 위성, 무기 시스템에서 요구하는 많은 양의 하드웨어 리던던시를 요구하지는 않는다. 일반적으로 교환 시스템은 시스템 기능을 수행하는 한 개의 모듈과 시스템 기능을 백업할 수 있는 한 개의 대기 모듈로 구성되며, 이를 이중화 방식이라 한다. 전전자 교환기는 높은 신뢰성과 가용성이 기본적으로 요구되는 시스템으로서 이를 위해 중요 기능에 대해 이중화형태로 결함 허용 기능을 지원하고 있다. 전전자 교환기의 주요 기능중의 하나인 제어계에서는 동일한 프로세서 모듈을 이용하여 한쪽은 활성 모듈로 다른 한쪽은 대기 모듈로 운용한다. 본 발명에서는 활성모듈 및 대기 모듈의 메모리 내용을 동일하게 유지하도록 하며 활성모듈에서 장애가 발생한 경우 대기 모듈이 활성모듈의 상태정보만을 수신하여 자신의 상태를 활성모듈로 변경하여 시스템 레벨에서는 무정지 형태로 동작하도록 구성하였다. 여기서 가장 중요한 기술은 두 모듈간의 메모리 내용을 항상 동일하게 유지하는 것이며 본 발명에서는 이를 위해 동시쓰기 방법을 이용한다. 동시 쓰기란 활성 모듈에서 수행된 메모리 쓰기 동작이 대기 모듈에서도 동일한 쓰기 동작을 발생 시켜 항상 메모리 데이터 일관성을 유지한 후, 활성 모듈에서 장애가 발생하면, 대기 모듈에서 시스템 기능을 계승 받아 시스템 레벨에서는 장애와는 무관하게 서비스를 연속할 수 있도록 만드는 결함 허용 시스템의 한 방법이다.
동시쓰기를 적용한 종래의 이중화 장치에는 Coupled 데이터 전송 방식을 이용한 이중화용 데이터 채널 정합 장치와 Decoupled 데이터 전송 방식을 이용한 이중화용 데이터 채널 정합 장치가 있다. 이러한 종래 기술은 모두 시스템 버스를 확장한 것이며, 이러한 방식은 CPU의 변경 즉, 시스템 버스의 변경에 따라 거의 대부분의 하드웨어 변경이 수반되어 호환성이 낮으며, 장시간의 하드웨어 개발 기간이 소요된다. 또한 이러한 방식은 CPU 성능이 향상됨에 따라 시스템 버스의 클럭 증가로 인해 구현이 곤란하여 현재 상용화된 수 백 MHz대의 고성능 마이크로 프로세서에는 적용이 곤란하게 되었다. 이러한 문제점 외에 Coupled 데이터 전송 방식을 이용한 이중화용 데이터 채널 정합 장치는 두개 모듈로부터 모두 응답 신호를 수신하여야 다음 동작을 수행 가능하므로 상당한 성능 저하가 야기되며, Decoupled 데이터 전송 방식을 이용한 이중화용 데이터 채널 정합 장치에서는 FIFO를 이용하여 활성 모듈의 메모리 쓰기 동작과 동시 쓰기 동작을 분리하여 Coupled 데이터 전송 방식을 이용한 이중화용 데이터 전송 채널 정합 장치에서 발생한 성능 저하 문제점을 해결하였으나, 장애가 발생한 동작을 찾아 극복하는 방법이 복잡하여 구현이 복잡하여 지며, 상대적으로 장애가 발생할 확률이 높아진다.
도 1은 종래의 동시 쓰기 방식을 적용한 이중화 장치에서 활성 모듈의 메모리 쓰기 동작과 동시 쓰기 동작을 분리하지 않은 Coupled 데이터 전송 방식을 적용한 데이터 전송 채널 장치에 관한 것이다.
도시된 바와 같이 활성모듈(10a)과 대기모듈(10b)의 각각에는 CPU(11)와 메인 메모리(12)와, 데이터 전송 채널장치(13)와, I/O정합장치(14)로 구성되어 있다.
도 1에서 실선으로 표시된 부분은 활성 모듈(10a)에서의 메모리 쓰기 동작은 CPU(11) 혹은 I/O 정합 장치(14)에 의한 메인 메모리로 쓰기 동작을 나타낸 것이며, 점선은 특정 데이터가 활성 모듈(10a)과 대기 모듈(10b)의 메인 메모리(12)에 반영되었음을 CPU(11) 혹은 I/O 정합 장치(14)에 알려주는 응답 신호의 진행과정을 나타낸 것이다. 이 경우 이중화 운용을 위해서 활성 모듈(10a)과 대기 모듈(10b)의 메인 메모리(12) 내용이 항상 동일하게 유지하도록 하기 위해 활성 모듈의 메인 메모리 쓰기 동작이 데이터 전송 채널 장치(13)를 통해 대기 모듈(10b)의 로컬 버스까지 연장되어 대기 모듈(10b)의 메인 메모리(12)에 동일하게 반영되어야 한다. Coupled 데이터 전송 방식을 적용한 데이터 전송 채널 장치의 문제점은 해당 메인 메모리(12)의 특정 영역에 대한 쓰기 동작을 완료하기 위해서 대기 모듈(10b)의 메인 메모리(10b)로 부터 쓰기 동작 완료에 대한 응답 신호가 수신되어야 하므로, 대기 모듈(10b)로 부터 응답 신호를 수신하기 이전에는 다음 동작으로 진행할 수 없다.
따라서, 이러한 방식이 적용된 이중화 장치에서는 대기 모듈로 부터 응답신호를 기다려야 하는 시간적인 부담(Overhead)으로 인해 시스템 성능을 저하시키는 결정적인 요인으로 작용할 수 있으므로, 고성능 프로세서를 이용한 시스템에서는 적용이 곤란하다.
도 2는 도 1에서 발생한 성능 저하 문제점을 최소화하기 위하여 고안된 Decoupled 데이터 전송 방식을 이용한 데이터 전송 채널 장치에서는 시스템내의 로컬 버스 성능을 최대한 보장하기 위해 활성 모듈내의 메인 메모리 쓰기 동작과 데이터 전송 채널을 통한 대기 모듈내의 메인 메모리 쓰기 동작인 동시 쓰기를 독립적으로 분리하여 동작하는 데이터 전송 방식을 사용하는 것을 그 특징으로 한다.
도시된 바와 같이 활성모듈(20a)과 대기모듈(20b)의 각각에 CPU(21)와, 메인 메모리(22)와, I/O버스 정합장치(23)와, 스카시 이더넷 시리얼 기타 I/O정합장치(24)와, 고속 데이터 전송채널 장치(25)로 구성되며, 동작을 분리하기 위해서는 내부에 버퍼를 사용하였다. Decoupled 데이터 전송 방식에서는 동작 분리에 따른 하드웨어 복잡성 증가 및 전자부품의 증가에 따른 장애 발생 가능성이 높아졌으며, 장애가 발생한 동작은 이미 CPU에 의해 동작이 완료된 상태이므로, 장애가 발생한 부분을 찾아서 극복하기가 매우 곤란하여 장애 극복이 힘들었다. 또한, 절체중 장애가 발생하였을 경우 장애를 극복한다는 것은 거의 불가능하다. 또한 CPU의 메모리 쓰기 동작 중 해당 동작을 감시하여 버퍼에 저장하는 이 방법은 시스템 버스의 고속화로 인해 해당 동작을 감지하기 위한 시간의 단축으로 인해 구현이 곤란하여 고속의 시스템 버스를 가지는 고성능 마이크로 프로세서에는 적용이 부적절하다.
오늘날 상용화되고 있는 고성능 마이크로 프로세서들은 수백 MHz의 클럭을 기반으로 하여 수백 MIPS(Million Instruction Per Second)의 성능을 제공하고 있으며, 시스템 버스에서 발생하는 시스템 병목 현상을 해소하기 위하여 100MHz대의 시스템 버스 클럭을 사용하고 있으며, 추후 계속 증가할 것이다. 동시 쓰기를 이용한 종래의 이중화 결함 허용 시스템은 시스템 버스를 확장하여 이중화 장치를 구현하였으며, 이러한 방식은 버스 클럭의 상승으로 인해 구현이 곤란하며, CPU의 업그레이드 및 변경으로 인해 대부분의 이중화 장치 관련 하드웨어의 수정이 수반되어 장기간의 하드웨어 및 소프트웨어 개발 기간을 소요하게 된다.
본 발명에서는 이러한 문제점을 해결하고자, 저속이면서 CPU의 변경에도 버스의 변경 사항이 거의 없는 메모리 제어기와 메모리 간의 메모리 버스를 확장하여 이중화용 데이터 채널로 제공하는 이중화 장치를 제공하는 것을 그 목적으로 한다. 메모리 버스를 확장한 이중화 장치는 최소 하드웨어를 이용하여 이중화 장치를 구현하며, 다음과 같은 기본 요구 사항들을 필요로 한다.
1)활성/대기 프로세서 모듈의 데이터 일관을 유지하기 위한 데이터 채널을 연결하기 위한 메모리 스위치.
2)메모리 읽기, 쓰기, 동시 쓰기에 의한 메모리 스위치 방향 설정을 위한 메모리 스위치 제어 기능.
3)활성/대기 동작 모드를 설정 및 장애에 의한 채널 단절 모드를 결정하는 기능.
4)하드웨어 부품 증가에 의한 장애 발생 확률은 감소하고자 최소 하드웨어를 이용한 이중화 장치 구현.
도 1은 종래의 Coupled 데이터 전송 방식을 적용한 데이터 전송 채널 장치의 구성도.
도 2는 종래의 Decoupled 데이터 전송 방식을 적용한 데이터 전송 채널 장치의 구성도.
도 3은 본 발명의 메모리 버스 확장을 통한 동시 쓰기 이중화 장치를 이용한 프로세서 모듈의 이중화 구성도.
도 4는 본 발명의 메모리 버스 확장을 통한 동시 쓰기 이중화 장치의 메모리 스위치의 각 모드의 동작도.
도 5는 본 발명의 메모리 버스 확장을 통한 동시 쓰기 이중화 장치의 메모리 스위치 내부 구조도.
도 6은 본 발명의 메모리 버스 확장을 통한 동시 쓰기 이중화 장치의 메모리 스위치 제어부 내부 구조도.
도 7은 본 발명의 메모리 버스 확장을 통한 동시 쓰기 이중화 장치의 각 동작별 메모리 스위치 선택 신호 생성회로에 있어서 메모리 스위치 제어 신호 발생부의 진리표.
도 8은 본 발명의 메모리 버스 확장을 통한 동시 쓰기 이중화 장치의 메모리 맵핑도.
도 9는 본 발명의 또 다른 실시예에 의한 메모리 버스 확장을 통한 동시 쓰기 이중화 장치를 이용한 프로세서 모듈의 이중화 구성도.
*도면의 주요부분에 대한 부호의 설명*
100 : 제 1차 메모리부 110 : 제 1차 메모리
120 : 제 1차 메모리 제어기 200 : 제 2차 메모리부
210 : 제 2차 메모리 220 : 제 2차 메모리 제어기
300 : 버스 트랜시버부 400 : 메모리 스위치부
410 : 활성 모듈 메모리 스위치 420 : 동시 쓰기 메모리 스위치
430 : 제 1차 메모리 버스 스위치 440 : 메모리 스위치 제어부
441 : 동작모드 결정부 442 : 메모리 스위치 제어신호 발생부
상기 목적을 달성하기 위한 본 발명은 일반적으로 표준화된 메모리 버스를 활용하여, 동시쓰기방식을 이용한 이중화 장치를 고안하였다. 이는 CPU의 변경에 따른 하드웨어 변경을 최소화하여 개발 기간을 단축하고, 메모리 버스의 속도는 DRAM의 억세스 시간에 종속되므로, CPU 종류 및 고속 시스템 버스와는 무관하게 구현이 가능하다. 또한, 본 발명에서는 메모리 스위치를 이용하여 데이터 경로와 이를 소프트웨어로 제어하기 위한 레지스터만을 필요로 하는 간단한 하드웨어로 구현이 가능하다는 것을 그 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 3은 본 발명의 메모리 버스 확장을 통한 동시 쓰기 이중화 장치를 이용한 프로세서 모듈의 이중화 구성도이다. 메모리 버스의 속도는 시스템 버스의 클럭과는 무관하게 DRAM의 억세스 시간에 종속되며, DRAM의 억세스 시간은 최소 60ns로 약 16.7 MHz이상이므로 쉽게 하드웨어로 구현이 가능하다. 또한 활성 모듈의 메모리 제어기에서 수행된 쓰기 동작은 메모리 스위치를 통하여 활성 모듈과 대기 모듈에 동시 쓰기가 이루어지므로, 장애 발생 즉시 장애를 감지, 장애가 발생한 동작을 재시도하여 간단하게 장애 극복이 가능하다.
본 발명에서 고안한 메모리 버스를 확장한 동시 쓰기 이중화 장치(이하 메모리 버스 확장 동시 쓰기 이중화 장치라 함)는 종래의 동시 쓰기 이중화 장치가 시스템 버스를 확장한 것에 비하여 본 발명은 메모리 버스를 확장하였다. 시스템 버스는 버스를 사용하는 마스터가 많은 관계로 버스의 클럭이 상대적으로 높고, 프로토콜이 복잡하지만 메모리 버스는 메모리 제어기만이 메모리에 데이터를 읽고 쓰기 때문에 저속이며 대부분 비동기 방식의 버스이며, 일반적인 읽기 쓰기 동작만을 사용하므로 프로토콜이 간단하다.
도시된 바와 같이 활성 모듈 및 대기 모듈의 데이터 일관성을 유지하도록 O.S 및 응용 프로그램이 로딩되며, 관련 변경된 정보를 저장하는 제 1차 메모리(110)와 상기 제 1차 메모리(110)를 제어하기 위한 제 1차 메모리 제어기(120)가 구비되는 제 1차 메모리부(100)와; 이중화 운용시 대기 모듈의 입출력을 서비스하며, 이중화 절체 실패시 대기 모듈에서 활성 모듈로 동작 모드를 변경하도록 O.S가 로딩되어 있는 제 2차 메모리(210)와, 제 2차 메모리(210)를 제어하기 위한 제 2차 메모리 제어기(220)가 구비된 제 2차 메모리부(200)와; 시스템 버스를 통해 CPU와 데이터를 교환하며, 활성 및 대기 동작 모드에 따라 상기 제 1차 메모리 제어기(120)와 상기 제 2차 메모리 제어기(220)에 각각 설치되어 메모리 제어기의 동작 여부를 결정하는 버스 트랜시버부(300)와; 상기 활성모듈과 대기모듈간의 데이터교환이 이루지게 하며, 활성 모듈의 메모리 제어기에서 수행된 쓰기 동작이 활성 모듈과 대기 모듈에 동시 쓰기가 이루어지도록 모듈의 동작 모드에 따라 메모리 버스의 방향을 설정하는 메모리 스위치(410,420,430)와 상기 메모리 스위치(410,420,430)를 제어하기 위한 메모리 스위치 제어기(440)가 구비된 메모리 스위치부(400)로 구성된다.
메모리 버스 확장을 통한 동시 쓰기 이중화 장치는 메모리 스위치(400)를 통하여 두 모듈간의 메모리 버스가 연결되며, 메모리는 제 1차 메모리(110)와 제 2차 메모리(210)로 구분된다. 메모리 스위치부(400)는 모듈의 동작 모드에 따라 메모리 버스의 방향을 설정하는 장치이며, 상기 제 1차 메모리(110)는 일반적인 메모리로 O.S 및 응용 프로그램이 로딩되며, 관련 변경된 내용을 저장하는 메모리이며, 상기 제 2차 메모리(210)는 O.S 만 로딩되며, 이중화 운용시 대기 모듈의 입출력 장치의 서비스를 위한 메모리이며, 만약 이중화 절체 실패시 대기 모듈에서 활성 모듈로 동작 모드를 변경하는 모듈은 상기 제 2차 메모리(210)의 O.S를 이용하여 서비스를 연속하도록 한다. 이때 순간적인 서비스 중단 상태는 발생하게 된다.
메모리 버스를 확장한 이중화장치에서 한 개 메모리로 구성되었을 경우(제 2 메모리부(200)가 없는 경우), 만약 활성 모듈의 CPU와 대기 모듈의 CPU가 동시에 메모리로 접근한다면 메모리 접근의 우선 순위를 두기 위하여 메모리 버스 중재기를 구현하여야 하며, 이것은 메모리 Refresh 사이클, 메모리버스 중재 및 기타 문제로 인해 구현이 복잡하게 된다.
이러한 문제점을 해결하기 위해 본 발명은 활성 모듈 및 대기 모듈의 데이터 일관성을 유지하기 위한 제 1차 메모리(110)와 대기 모듈의 I/O 서비스를 위한 제 2차 메모리(210)로 구분한다. 버스 트랜시버(310,320)를 이용하여 활성 및 대기 동작 모드에 따른 제 1차 메모리 제어기(120)와 제 2차 메모리 제어기(220)의 동작 여부를 결정하도록 하였다. DRAM 의 Refresh 사이클은 이중화 동작 상태가 아니면 각 모듈의 메모리 제어기(120,220)에서 수행되며, 이중화 동작 상태로 동작 모드가 변경되면, 활성 모듈의 메모리 제어기에서 자신의 메모리를 Refresh할 뿐만 아니라 메모리 스위치부(400)를 통하여 동시에 대기 모듈의 메모리에 Refresh하게 된다. 어떠한 장애에 의해 이중화 절체가 이루어질 경우, 활성 모듈에서는 CPU 내의 레지스터 및 캐시 내용을 자신의 1차 메모리에 반영함과 동시에 데이터 채널을 통하여 대기모듈의 1차 메모리로 전송한 후, 메모리 전 영역에 대해 Refresh 사이클을 수행하며, 시스템 기능을 계승 받은 대기 모듈은 활성 동작 모드로 변경하기 이전에 자신의 전 메모리 영역을 Refresh한 후 활성 동작 모드로 변경하여 이중화 절체를 종료한다. Refresh 주기는 대부분의 상용 메모리 제어기의 내부 레지스터를 통하여 조정이 가능하다.
도 4의 (a) 내지 (e) 는 본 발명의 메모리 버스 확장을 통한 동시 쓰기 이중화 장치에 있어서 핵심기술인 메모리 스위치의 각 모드의 동작 방법을 설명한다.
각각의 사각형은 메모리 스위치를 나타낸 것이며, 사각형내의 점선은 스위치 내부의 데이터 경로를 표시한 것이다. 굵은 실선은 현재 동작하는 경로를 나타내고, 점선은 현재 동작되지 않는 경로를 표시한 것이다. 그림에서는 이중화 운용 모드에서는 왼쪽의 메모리 스위치가 활성 모듈의 메모리 스위치이다. (a)는 두 개의 메모리 스위치의 통상적인 모습을 나타내며, 동작은 아래와 같이 크게 4가지로 구분된다.
(b)초기 모드 : 초기 전원 인가 및 이중화 동작 모드로 운용되지 않고 개별적으로 운용되는 경우이다. 개별적으로 운용하기 위해 메모리 스위치는 자신의 메모리를 읽고 쓸수 있도록 데이터 채널을 연결한다.
(c)이중화 운용 모드(왼쪽 활성 모듈)- 동시 쓰기 : 두 모듈의 메모리 내용을 일치하기 위해 사용되는 모드로 활성 모듈의 메모리에 쓰기 동작이 이루어질 경우, 해당 동작을 대기 모듈의 1차 메모리에 반영하기 위한 경로를 설정한다.
(d)이중화 운용 모드(왼쪽 활성 모듈)-대기 모듈 메모리 읽기 : 동시 쓰기를 통하여 대기 모듈에 반영된 내용이 활성 모듈의 내용과 동일한지를 확인하기 위한 것으로 패리티 및 ECC와 같은 장애 처리 코드를 통하여도 감지되지 않는 장애를 감지하기 위한 동작이다.
(e)활성 모드 및 비이중화 운용분리모드에서 메모리 읽기 : 이중화 운용 중 활성 모듈의 메모리 내용을 읽기 위해 사용되는 동작으로 실제는 이중화 운용 모드와는 무관하게 동작이 가능하다.
도 5는 본 발명의 메모리 버스 확장을 통한 동시 쓰기 이중화 장치의 메모리 스위치부(400)의 회로를 나타낸 것이다.
메모리 스위치부(400)는 활성 모듈 메모리 스위치(410)와, 동시 쓰기 메모리 스위치(420)와, 1차 메모리 버스 스위치(430)와, 메모리 스위치 제어부(340)로 구성된다. 도 5에서는 메모리 스위치 제어부(340)을 제외한 메모리 스위치(410,420,430)의 상세한 구조를 설명하도록 하고, 메모리 스위치 제어부(440)는 도 6에서 상세히 설명하도록 한다.
메모리 스위치는 두 모듈간의 데이터 경로를 설정하는 스위치로 3개의 양방향 버스 트랜시버를 이용하여 쉽게 구현이 가능하다.(MUX로도 구현가능). 각각은 활성 모듈일 경우 메모리 제어기(120)와 제 1차 메모리(110)를 분리하기위한 활성 모듈 메모리 스위치(410)와, 데이터 채널을 통하여 활성 모듈로부터 대기 모듈로 동시 쓰기를 위한 동시 쓰기 메모리 스위치(420)와, 동작 모드 활성 모듈, 대기 모듈과는 무관하게 제 1차 메모리(110)에 메모리 동작을 수행하기 위한 제 1차 메모리 버스 스위치(430)가 구비된다.
상기 동작 모드는 상기 메모리 스위치 제어부(440)에 의해 결정되며, 메모리 스위치 제어기(440)로부터 활성 모듈 메모리 스위치(410)와, 동시 쓰기 메모리 스위치(420)와 제 1차 메모리 버스 스위치(430)를 제어하기 위한 제어 신호인 "Enable_A", "Dir_A", "Enable_B", "Dir_B", "Enable_C", "Dir_C"를 수신하여 메모리 버스 및 데이터 채널의 전송 방향을 설정하게 된다.
활성 모듈 메모리 스위치 인에이블 신호인 "Enable_A"는 자신의 동작 모드가 활성 모듈 또는 초기 동작 모드일 경우 활성 모듈 메모리 스위치를 인에이블하기 위한 신호이며, 대기 모듈일 경우 이 신호는 비활성화 되어 메모리 제어기와 1차 메모리의 메모리 버스를 단절하도록 하는 기능을 수행한다. 활성 모듈 메모리 스위치의 방향을 제어하기 위한 제어신호 "Dir_A"는 활성 모듈 메모리 스위치가 인에이블 되었을 경우 메모리 제어기에서 발생한 동작이 읽기와 쓰기에 따라 활성 모듈 메모리 스위치의 방향을 변경한다. 만약 읽기 동작이라면, 메모리 제어기로부터 1차 메모리로 데이터를 송신하는 방향이며, 쓰기 동작일 경우는 메모리 제어기로부터 1차 메모리로 데이터를 수신하는 방향으로 설정된다. "Enable_B"와 "Dir_B"는 각각 동시 쓰기 메모리 스위치의 인에이블과 방향을 제어하는 신호이다. "Enabl_B"는 동시 쓰기를 통하여 활성 모듈과 대기 모듈의 메모리 내용을 동일하게 유지하기 위한 데이터 채널을 두 모듈간에 연결하기 위한 제어 신호이며, "Dir_B"는 동시 쓰기 메모리 스위치의 방향을 설정하기 위한 신호이다. "Enable_C"와 "Dir_C"는 1차 메모리와 활성 모듈 메모리 스위치를 연결하는 메모리 버스 메모리 스위치를 제어하기 위한 신호이다. "Enable_C"는 초기 모드 혹은 활성 모듈일 경우 제 1차 메모리(110)를 메모리 제어기(120)가 억세스 가능하도록 하기 위해 제 1차 메모리 버스 스위치를 인에이블하기 위한 제어 신호이며, "Dir_C"는 제 1차 메모리로 데이터를 읽고 쓰기 위해 1차 메모리 버스 스위치의 방향을 제어하기 위한 신호이다. 이러한 모든 제어 신호는 도 6에 나타낸 메모리 스위치 제어부(440)에서 생성된다.
도 6은 본 발명의 메모리 버스 확장을 통한 동시 쓰기 이중화 장치의 메모리 스위치 제어기(440)의 내부 구조도이다. CPU가 변경되어도 메모리스위치 제어기의 변경은 없도록 하기 위하여 표준버스인 PCI 버스에 정합하였다. 메모리 스위치 제어부(440)는 동작 모드 결정부(441)와 메모리 스위치 제어 신호 발생부(442)로 나뉜다. 동작 모드 결정부(441)는 프로세서 모듈의 동작을 결정하고, 대기 모듈의 메모리 내용을 읽기 위해 초기 전원 인가시, 프로세서 모듈의 동작 모드를 결정하기 위한 제어 신호인 "활성모드", "대기모드", 동시 쓰기에 관련된 데이터가 대기 모듈의 메모리에 정상적으로 반영된 것인지를 확인하기 위한 "대기모듈읽기" 신호를 생성한다. 이러한 신호는 CPU에 의해 동작 모드 결정부 내부 레지스터의 해당 비트를 셋팅 혹은 클리어함에 의해 생성된다. 메모리 스위치는 초기에 메모리 쓰기 방향으로 설정되어 있으므로, 메모리 읽기 동작을 수행하기 위해서는 메모리의 스위치를 읽기 방향으로 변경하여 주어야 한다. "메모리읽기" 신호는 이러한 동작을 수행하기 위해 메모리 제어기로부터 수신되는 신호이다. 메모리 스위치 제어 신호 발생부는 동작 모드 결정부 및 메모리 제어기로부터 수신되는 "활성모드" "대기모드", "대기모듈읽기" 및 "메모리읽기"에 따른 적합한 메모리 스위치 방향을 제어하기 위한 신호를 생성하는 부분이다. "Enable_A", "Enable_B", "Enable_C"는 각각 "활성 모듈 메모리 스위치", "동시 쓰기 메모리 스위치", "1차 메모리 버스 스위치"를 활성화(인에이블)하기 위한 제어 신호이며, 이 신호의 활성화 유무에 의해 데이터 경로가 결정되어 진다. "Dir_A", "Dir_B", "Dir_C"는 각각 "활성 모듈 메모리 스위치", "동시 쓰기 메모리 스위치", "1차 메모리 버스 스위치"의 방향을 방향을 결정하기 위한 신호로 신호 레벨이 "H"이면 메모리 쓰기 동작 방향이 되며, "L"이면 메모리 읽기 동작 방향이 된다.
도 7은 본 발명의 메모리 버스 확장을 통한 동시 쓰기 이중화 장치의 각 동작별 메모리 스위치 선택 신호 생성회로에 있어서 메모리 스위치 제어 신호 발생부의 진리표이며, 메모리 스위치 제어 신호 발생부는 진리표를 근간으로 하여 디코더 또는 4x6 Muxer를 이용하여 쉽게 구현 가능하다.
본 발명에 의한 메모리 스위치 선택 신호 생성회로의 바람직한 실시예를 살펴보면 도시된 바와 같이 활성모드와 대기모드와 대기모듈읽기와 메모리 읽기의 비트값에 대하여,
1) "활성모드"만 1로 셋팅되고 나머지는 0으로 클리어일 경우,
상기 활성 모듈 메모리 스위치(410)와 상기 동시 쓰기 메모리 스위치(420)와 1차 메모리 버스 스위치(430)를 모두 인에이블시키고, 메모리쓰기 신호를 발생시켜 활성모드에서 동시쓰기를 수행하게 한다.
2) "활성모드"와 "대기모듈읽기"만 셋팅되고 나머지는 클리어일 경우,
상기 활성 모듈 메모리 스위치(410)와 상기 동시 쓰기 메모리 스위치(420)만 인에이블시켜 활성모드에서 대기 모듈 메모리 읽기를 수행하게 한다.
3) "활성모드"와 "메모리읽기"만 셋팅되고 나머지는 클리어일 경우,
상기 활성 모듈 메모리 스위치(410)와 상기 1차 메모리 버스 스위치(430)만 인에이블시켜 활성모드에서 메모리 읽기를 수행하게 한다.
4) "활성모드"와 "대기모드"만 셋팅되고 나머지는 클리어일 경우,
상기 활성 모듈 메모리 스위치(410)와 상기 1차 메모리 버스 스위치(430)에만 인에이블시키고, 메모리쓰기 신호를 발생시켜 비이중화모드에서 메모리쓰기를 수행하게 한다.
5) "대기모드"만 클리어되고 나머지는 셋팅될 경우,
상기 활성 모듈 메모리 스위치(410)와 상기 1차 메모리 버스 스위치(430)에만 인에이블시켜서 비이중화모드에서 메모리 읽기를 수행하게 한다.
도 8은 본 발명의 메모리 버스 확장을 통한 동시 쓰기 이중화 장치의 메모리 맵핑도이다. 메모리 맵은 제 1차 메모리 영역과(1), 메모리 확장을 위한 메모리 영역(2)과 2차 메모리 영역(3)으로 구분된다. 상기 제 1차 메모리 영역(1)은 이중화 기능을 수행하기 위해 데이터 일관성을 유지하기 위한 메모리 영역이며, 상기 제 2차 메모리 영역(2)은 대기 모듈에서 발생하는 입출력 장치 관련 동작을 처리하기 위한 메모리로 이중화 동작 모드 이전에 활성 모듈로부터 O.S 사본을 전송 받아 상기 제 2차 메모리에 항상 유지하고 있는다. 만약 절체 과정에 문제가 발생하여 정상적인 절체를 수행할 수 없을 경우 상기 제 1차 메모리 내용(1)을 모두 버리고 상기 제 2차 메모리(2)에 저장된 O.S를 상기 제 1차 메모리(1)로 복사하여 시스템은 O.S 레벨에서 재시동하도록 처리하여, 언제든지 두 모듈 모두 정상적인 기능 수행을 하지 못하는 Dual Down 현상을 막기 위함이다. 메모리 확장을 위한 메모리 영역(3)은 추후 응용 프로그램의 크기 변화로 인해 발생할 수 있는 메모리 확장 문제를 위하여 남겨둔 메모리 영역이다.
도 9는 본 발명의 또 다른 실시예로서, 도시된 바와 같이 메모리 스위치 제어기(440)를 메모리 스위치(410,420,430)와 별도의 블록으로 구성하여 별도로 교환가능하도록 하고 버스브릿지를 통하여 표준 버스인 PCI버스에 정합시키므로써, CPU가 변경되는 경우에도 메모리 스위치 제어기(440)는 교환할 필요없이 그대로 사용되도록 하였다.
본 발명에 의한 고성능 프로세서 모듈의 밀결합 이중화 구성은 전전자 교환기 제어계는 물론, 초고속 통신망의 여러가지 고신뢰성 및 고가용성을 요구하는 통신 제어 시스템, 서버용 결함 허용 컴퓨터 시스템등 모든 결함허용시스템에 적용이 가능하다. 또한 시스템 버스를 확장하여 이중화 장치를 구현하는 종래의 기술에서는 구현이 곤란한 수백 MHz대의 고성능 마이크로 프로세서 및 고주파수 버스 클럭(100MHz대)을 사용하는 시스템 버스를 가지는 프로세서 모듈에 있어서 메모리 스위치와 메모리 스위치 제어부 같은 소량의 하드웨어만을 이용하여 이중화 장치를 쉽게 구성 가능하며, 프로세서 변경에 따른 하드웨어의 변경이 적어 단기간에 이중화 장치 개발을 가능하게 한다.

Claims (6)

  1. 실시간의 서비스 업무를 수행하는 활성 모듈과 대기 모듈간의 메모리 내용을 항상 동일하게 유지시킴으로써, 활성 모듈에 장애가 발생할 경우 대기 모듈을 활성화 동작 모드로 변경하여 시스템의 제어 기능을 계속 유지하게 하는 활성 모듈과 대기 모듈을 구비하는 밀결합 결함허용시스템의 동시쓰기 이중화장치에 있어서,
    활성 모듈 및 대기 모듈의 데이터 일관성을 유지하도록 O.S 및 응용 프로그램이 로딩되며, 관련 변경된 정보를 저장하는 제 1차 메모리(110)와 상기 제 1차 메모리(110)를 제어하기 위한 제 1차 메모리 제어기(120)가 구비되는 제 1차 메모리부(100)와;
    이중화 운용시 대기 모듈의 입출력을 서비스하며, 이중화 절체 실패시 대기 모듈에서 활성 모듈로 동작 모드를 변경하도록 O.S가 로딩되어 있는 제 2차 메모리(210)와, 제 2차 메모리(210)를 제어하기 위한 제 2차 메모리 제어기(220)가 구비된 제 2차 메모리부(200)와;
    시스템 버스를 통해 CPU와 데이터를 교환하며, 활성 및 대기 동작 모드에 따라 상기 제 1차 메모리 제어기(120)와 상기 제 2차 메모리 제어기(220)에 각각 설치되어 메모리 제어기의 동작 여부를 결정하는 버스 트랜시버부(300)와;
    데이터 전송채널을 통하여 상기 활성모듈과 대기모듈간의 데이터교환이 이루지게 하며, 활성 모듈의 메모리 제어기에서 수행된 쓰기 동작이 활성 모듈과 대기 모듈에 동시 쓰기가 이루어지도록 모듈의 동작 모드에 따라 메모리 버스의 방향을 설정하는 메모리 스위치(410,420,430)와, 상기 메모리 스위치(410,420,430)를 제어하기 위한 메모리 스위치 제어기(440)가 구비된 메모리 스위치부(400)로 구성된 것을 특징으로 하는 밀결합 결함 허용 시스템에서 메모리 버스 확장을 통한 동시 쓰기 이중화 장치.
  2. 제 1 항에 있어서,
    상기 제 1차 메모리부(100) 및 제 2차 메모리부(200)는,
    메모리를 맵핑을,
    이중화 기능을 수행하기 위해 데이터 일관성을 유지하기 위한 제 1차 메모리 영역(1)과;
    대기 모듈에서 발생하는 입출력 장치 관련 동작을 처리하며, 이중화 동작 모드 이전에 활성 모듈로부터 O.S 사본을 전송 받아 유지하고 있다가 정상적인 절체를 수행할 수 없을 경우 상기 제 1차 메모리 내용(1)을 모두 버리고 저장된 O.S를 상기 제 1차 메모리 영역(1)에 복사하여 시스템을 재시동하게 하기 위한 제 2차 메모리 영역(2)과;
    추후 응용 프로그램의 크기 변화로 인해 발생할 수 있는 메모리 확장 문제를 위하여 남겨둔 메모리 확장을 위한 메모리 영역(3)로 나누어 메모리 맵핑하는 것을 특징으로 하는 밀결합 결함 허용 시스템에서 메모리 버스 확장을 통한 동시 쓰기 이중화 장치.
  3. 제 1 항에 있어서,
    상기 메모리 스위치부(400)는,
    활성 모듈일 경우 메모리 제어기와 제 1차 메모리를 분리하기위한 활성 모듈 메모리 스위치(410)와;
    데이터 채널을 통하여 활성 모듈로부터 대기 모듈로 동시 쓰기를 위한 동시 쓰기 메모리 스위치(420)와;
    활성 모듈, 대기 모듈과는 무관하게 제 1차 메모리에 메모리 동작을 수행하기 위한 제 1차 메모리 버스 스위치(430)와;
    상기 메모리 스위치들(410,420,430)을 제어를 위한 메모리 스위치 제어부(440)로 구성되는 것을 특징으로 하는 밀결합 결함 허용 시스템에서 메모리 버스 확장을 통한 동시 쓰기 이중화 장치.
  4. 제 3 항에 있어서,
    상기 메모리 스위치 제어부(440)는,
    버스 트랜시버를 통해 CPU로부터 데이터를 입력받아 "활성모드"와, "대기모드"와, 동시 쓰기에 관련된 데이터가 대기 모듈의 메모리에 정상적으로 반영된 것인지를 확인하기 위한 "대기모듈읽기" 신호를 생성하여 프로세서 모듈의 동작을 결정하고, 대기 모듈의 메모리 내용을 읽기 위해 초기 전원 인가시, 프로세서 모듈의 동작 모드를 결정하기 위한 동작 모드 결정부(441)와;
    동작 모드 결정부(441)로부터 수신되는 "활성모드"와 "대기모드"와 "대기모듈읽기" 신호와, 메모리 제어기(110)로부터 수신되는 "메모리읽기" 신호에 의거하여 적합한 메모리 스위치 방향을 제어하기 위한 신호를 생성하는 메모리 스위치 제어 신호 발생부(442)로 구성된 것을 특징으로 하는 밀결합 결함 허용 시스템에서 메모리 버스 확장에 의한 동시 쓰기 이중화 장치.
  5. 제 4 항에 있어서,
    상기 메모리 스위치 제어 신호 발생부(442)는,
    "활성모드"와 "대기모드"와 "대기모듈읽기"와 "메모리 읽기"의 비트값이,
    "활성모드"만 셋팅되고 나머지는 클리어일 경우,
    상기 활성 모듈 메모리 스위치(410)와 상기 동시 쓰기 메모리 스위치(420)와 1차 메모리 버스 스위치(430)를 모두 인에이블시키고, 메모리쓰기 신호를 발생시켜 활성모드에서 동시쓰기를 수행하게 하고;
    "활성모드"와 "대기모듈읽기"만 셋팅되고 나머지는 클리어일 경우,
    상기 활성 모듈 메모리 스위치(410)와 상기 동시 쓰기 메모리 스위치(420)만 인에이블시켜 활성모드에서 대기 모듈 메모리 읽기를 수행하게 하고;
    "활성모드"와 "메모리읽기"만 셋팅되고 나머지는 클리어일 경우,
    상기 활성 모듈 메모리 스위치(410)와 상기 제 1차 메모리 버스 스위치(430)만 인에이블시켜 활성모드에서 메모리 읽기를 수행하게 하고;
    "활성모드"와 "대기모드"만 셋팅되고 나머지는 클리어일 경우,
    상기 활성 모듈 메모리 스위치(410)와 상기 제 1차 메모리 버스 스위치(430)에만 인에이블시키고, 메모리쓰기 신호를 발생시켜 비이중화모드에서 메모리쓰기를 수행하게 하고;
    "대기모드"만 클리어되고 나머지는 셋팅될 경우,
    상기 활성 모듈 메모리 스위치(410)와 상기 제 1차 메모리 버스 스위치(430)에만 인에이블시켜서 비이중화모드에서 메모리 읽기를 수행하도록 구성된 것을 특징으로 하는 밀결합 결함 허용 시스템에서 메모리 버스 확장에 의한 동시 쓰기 이중화 장치.
  6. 제 1 항에 있어서,
    상기 메모리 스위치부(400)는,
    상기 메모리 스위치 제어기(440)를 상기 메모리 스위치(410,420,430)와 별도의 블록으로 설치하여 별도로 교환가능하도록 구성된 것을 특징으로 하는 밀결합 결함 허용 시스템에서 메모리 버스 확장을 통한 동시 쓰기 이중화 장치.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6243829B1 (en) * 1998-05-27 2001-06-05 Hewlett-Packard Company Memory controller supporting redundant synchronous memories
JP2000267872A (ja) * 1999-03-17 2000-09-29 Fujitsu Ltd ２重化システムにおける再開処理方式
KR100709888B1 (ko) * 2000-08-04 2007-04-20 엘지노텔 주식회사 웜 스탠바이 이중화 장치의 구현방법
KR20020059481A (ko) * 2001-01-06 2002-07-13 윤종용 대형 시스템에서의 이중화 장치 및 방법
US6944787B2 (en) * 2001-10-01 2005-09-13 International Business Machines Corporation System-managed duplexing of coupling facility structures
US6859866B2 (en) * 2001-10-01 2005-02-22 International Business Machines Corporation Synchronizing processing of commands invoked against duplexed coupling facility structures
KR100429899B1 (ko) * 2001-12-22 2004-05-03 한국전자통신연구원 Ｆｕｄｃｏｍ에 의한 결함허용 제어장치 및 방법
KR100474704B1 (ko) * 2002-04-29 2005-03-08 삼성전자주식회사 데이터의 버스트 동시쓰기가 가능한 프로세서 이중화 장치
JP3774826B2 (ja) * 2002-07-11 2006-05-17 日本電気株式会社 情報処理装置
US7254741B1 (en) * 2002-09-27 2007-08-07 Emc Corporation Attaining high availability through a power system branch architecture
KR100523356B1 (ko) * 2002-11-22 2005-10-24 한국전자통신연구원 시분할 방법을 이용한 클럭 동기장치
KR100473814B1 (ko) * 2003-07-16 2005-03-14 한국전자통신연구원 직병렬 버스정합을 이용한 이중화시스템 및 방법
US7197663B2 (en) * 2003-11-20 2007-03-27 International Business Machines Corporation Concurrent PPRC/FCP and host access to secondary PPRC/FCP device through independent error management
JP4836408B2 (ja) * 2004-03-01 2011-12-14 コニカミノルタビジネステクノロジーズ株式会社 アクセスログ保存システムおよびデジタル複合機
US7590885B2 (en) * 2005-04-26 2009-09-15 Hewlett-Packard Development Company, L.P. Method and system of copying memory from a source processor to a target processor by duplicating memory writes
CN102609240B (zh) * 2011-01-20 2016-04-06 瑞昱半导体股份有限公司 处理器电路及读取数据的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4371754A (en) * 1980-11-19 1983-02-01 Rockwell International Corporation Automatic fault recovery system for a multiple processor telecommunications switching control
US4453215A (en) 1981-10-01 1984-06-05 Stratus Computer, Inc. Central processing apparatus for fault-tolerant computing
JPS62274946A (ja) * 1986-05-23 1987-11-28 Fujitsu Ltd 無瞬断切替回路
US4933846A (en) * 1987-04-24 1990-06-12 Network Systems Corporation Network communications adapter with dual interleaved memory banks servicing multiple processors
US5325517A (en) 1989-05-17 1994-06-28 International Business Machines Corporation Fault tolerant data processing system
EP0809185B1 (en) * 1990-09-18 1999-12-08 Fujitsu Limited A shared storage duplicating method
US5544347A (en) 1990-09-24 1996-08-06 Emc Corporation Data storage system controlled remote data mirroring with respectively maintained data indices
US5335352A (en) * 1990-09-24 1994-08-02 Emc Corporation Reconfigurable, multi-function data storage system controller selectively operable as an input channel adapter and a data storage unit adapter
US5398331A (en) * 1992-07-08 1995-03-14 International Business Machines Corporation Shared storage controller for dual copy shared data
US5751764A (en) * 1993-04-16 1998-05-12 Nvision, Inc. Switcher for flexibly interconnecting communication ports
US6134624A (en) * 1998-06-08 2000-10-17 Storage Technology Corporation High bandwidth cache system

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