JPH03268007A - シーケンスコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は２重化構成のシーケンスコントローラに係り、
特に、実作業側シーケンサのメモリと待機側シーケンサ
のメモリの内容を常に一致させ実作業側シーケンサから
待機側シーケンサへ切り替えたときの制御の連続性を保
つのに好適なシーケンスコントローラに関する。

［従来の技術］ ２重化構成のシーケンスコントローラは、２つのシーケ
ンサと、両シーケンサの状態を監視し作業割当てを決定
する２重化制御装置を備え、一方のシーケンサを実作業
側とし、他方のシーケンサを待機側とする。そして、実
作業側シーケンサに異常が発生した場合、この異常を検
知した２重化制御装置が待機側シーケンサに制御を切り
替えて実作業に当たらせ、その間に故障したシーケンサ
を交換・修理する。実作業側シーケンサが行っていた制
御を待機側シーケンサに切り替えるに当たり、実作業側
シーケンサが持っている制御に必要なデータを待機側シ
ーケンサが持っていないと、待機側シーケンサが制御を
引き継いでも制御の連続性は保たれないことになる。

そこで、従来は、例えば特公昭６４−１８０９号公報記
載の様に、異常の発生した実作業側シーケンサが停止す
るときに自己のメモリの内容を待機側シーケンサのメモ
リに転送するようにしている。また、別の従来例として
、２重化制御装置内にメモリを設け、このメモリを両シ
ーケンサからアクセスできるようにし、実作業に必要な
データはこのメモリに書き込むようにしたものもある。

［発明が解決しようとする課題］ 実作業側シーケンサから待機側シーケンサに制御を切り
替えるときにメモリ内容を転送する従来技術は、メモリ
内容の転送に時間がかかり、その転送時間だけ制御が遅
れ、シーケンサの実時間性を損ねるという問題がある。

また、実作業側シーケンサの電源断の場合とか暴走した
ときにはメモリ内容の転送が不可能になり、待機側シー
ケンサは制御に必要なデータを得ることができなくなる
という問題もある。

２重化制御装置内にメモリを設ける従来技術は、１つし
かない２重化制御装置自体が複雑化し、信頼性が低下し
てしまうという問題がある。また、実作業側シーケンサ
が暴走した場合、この暴走を２重化制御装置が検出する
までの間にいくつかのデータが破壊されてしまうことが
ある。そうなると、待機側シーケンサは一部破壊された
データを基に制御を行うことになり、制御の信頼性が損
なわれ、更には待機側シーケンサにも異常が発生する原
因になる。

本発明の目的は、実作業側シーケンサを待機側シーケン
サに切り替えるとき、制御の連続性や実時間性を保証す
る２重化構成のシーケンスコントローラを提供すること
にある。

［課題を解決するための手段］ 上記目的は、実作業側と待機側の２つのシーケンサと、
両シーケンサの動作を常時監視し実作業側のシーケンサ
に異常が発生した場合に待機側シーケンサに制御を切り
替える２重化制御装置とを備えるシーケンスコントロー
ラにおいて、両シーケンサに同一の入力を与え実作業側
のタイマ割込み信号にて両シーケンサを動作させ実作業
側シーケンサの出力を制御対象への制御信号とする構成
にすることで、達成される。

上記目的はまた、入力を共有し同期して動作する２つの
シーケンサと、両シーケンサの動作を常時監視し一方の
シーケンサを実作業側、他方のシーケンサを待機側とす
る２重化制御装置とを備えるシーケンスコントローラで
あって、故障が発生して交換された新たなシーケンサに
対し実作業側シーケンサの処理装置は自己のメモリに格
納されているデータを新たなシーケンサのメモリに対し
て直接書き込み該書き込み期間中は該シーケンサによる
該メモリへの書き込みを禁止する手段を備えることで、
達成される。

［作用コ 実作業側シーケンサの動作中であってもこれに同期して
待機側シーケンサを同一人力信号に基づいて動作させて
おくと、実作業側シーケンサがダウンしても待機側シー
ケンサはメモリ内に実作業側シーケンサと同一データを
持っているので、待機側シーケンサが実作業側となった
ときそのまま連続的に制御を引き継゛ぐことか可能とな
る。

また、故障したシーケンサを新たなシーケンサに交換し
たときに該シーケンサのメモリに対して実作業側シーケ
ンサが制御に必要なデータを書き込むことで、両シーケ
ンサは同一データを保有することになり、以後、一方の
シーケンサがダウンしても他方のシーケンサが制御を引
き継ぐことが可能となる。

［実施例］ 以下、本発明の一実施例を図面を参照して説明する。

第１図は、本発明の一実施例に係る２重化したシーケン
スコントローラの構成図である。このシーケンスコント
ローラは、２つのシーケンサ１゜２と、両シーケンサ１
，２のうちの一方を実作業側とし他方を待機側とする２
重化制御装置３と、入出力切替器４からなる。今の場合
、シーケンサ１を実作業側、シーケンサ２を待機側とし
て説明する。本実施例では、図示しない制御対象に接続
される入出力装置５からの出力信号を実作業側のシーケ
ンサ１のみならず待機側のシーケンサ２にも入力すべく
入出力切替器４内の接続を行い、そして、実作業側のみ
の出力信号を入出力装置５に出力すべく接続を行ってい
る。

第２図は、シーケンサ１，２と２重化制御装置３の要部
構成図である。２重化制御装置３は、両シーケンサ１，
２から出力される状態信号り、　ｄを取り込んで各シー
ケンサ１，２の状態を判定し切替指令信号Ａ、ａを出力
する監視制御部３３と、シーケンサ１，２が夫々のスキ
ャンの終わりにデータを読み書きするレジスタ３１と、
両シーケンサ１，２のアドレス・データバスを接続する
バス３２とを備える。

シーケンサｌ（シーケンサ２の構成はシーケンサ１と同
じため、シーケンサ１と同一装置には同一符号にダッシ
ュ「′」　を付けて図示する。）は、タイマ６と、割込
信号選択器７と、ＣＰＵ８と、メモリ９と、ゲート１０
，１１と、ＣＰＵ８とメモリ９とを接続するアドレス・
データバス１２とを備える。割込信号選択器７は、タイ
マ６からの割込信号或いは外部割込信号Ｂのいずれか（
自シーケンサが実作業側の場合には２重化制御袋Ｍ３か
らの指令信号Ａによりタイマ６の信号を選択する。）を
選択してＣＰＵ８に与える。また、ＣＰＵ８は、取り込
んだタイマ６からの割込信号を信号Ｃとして出力する。

この信号Ｃは、２重化制御装置３を経由し外部割込信号
すとしてシーケンサ２の割込信号選択器７″に入力され
る。ゲート１０は、アドレス・データバス１２の途中に
介在され、該バスを２重化制御装置３の指令信号Ａによ
り接続・遮断する。また、ゲート１１は、該アドレス・
データバスと２重化制御装置３のバス３２とを接続する
バスの途中に介在され、該バスを２重化制御袋Ｍ３の指
令信号Ａにより接続・遮断する。

上述した構成の２重化シーケンスコントローラにおいて
、２重化制御装置３の監視制御部３３は両シーケンサ１
，２からの状態信号を判断し、両方共に正常の場合には
、いずれか一方を実作業側。

他方側を待機側とする。今の場合、シーケンサ１を実作
業側とし、シーケンサ２を待機側とすべく。

第１図の入出力切替器４によりシーケンサ１の出力を入
出力装置５に接続し、割込信号選択器７にタイマ６の割
込信号を選択させ１割込信号選択器７′に外部割込信号
ｂ（タイマ６の信号と同じ）を選択させ、ゲート１０．
１０’　を導通させ、ゲート１１．１１’　を遮断する
。この状態を第３図（ａ）に示す。シーケンサ１，２側
は、自己が実作業側か待機側かを、監視制御部３３から
の指令信号にて判断する。

この状態で、実作業側シーケンサ１のＣＰＵ８は、制御
対象からの信号を入出力装置５．入出力切替器４を介し
て取り込み、各種演算を行い、新たに取得したデータや
演算結果等を、アドレス・データバス１２を介してメモ
リ９に書き込み、或いは以前のデータ等をメモリ９から
読み出す。そして、実作業側シーケンサ１は、演算した
結果である制御信号を出力し、この制御信号は、入出力
切替器４．入出力装Ｗ５を介して制御対象に送出される
。

待機側シーケンサ１のＣＰＵ８’も同様に、制御対象か
らの信号を入出力装置５．入出力切替器４を介して取り
込み、各種演算を行い、新たに取得したデータや演算結
果等を、アドレス・データバス１２′を介してメモリ９
′に書き込み、或いは以前のデータ等をメモリ９′から
読み出す。そして、待機側シーケンサ２は、演算した結
果である制御信号を出力する。しかし、入出力切替器４
は、シーケンサ２の出力を入出力装置５に接続していな
いので、この制御信号は制御対象には送出されない。

実作業側シーケンサ１と待機側シーケンサ２は同じタイ
マの割込信号にて並行して作業を行うため、同期して動
作するのであるが、同一構成であるとはいっても、ハー
ドウェアの特性のバラツキにより、長時間動作すると、
両シーケンサ１，２間でずれが生じてしまうことがある
。斯かるず九が生じると、実作業側がダウンして待機側
が実作業側になったとき、異なるデータのもとて制御を
引き継ぐことになり、制御の連続性を保てなくなる。そ
こで、本実施例では１両シーケンサ１，２での１スキヤ
ン毎に同期合わせをするようにしている。以下、同期の
取り方について説明する。

第４図は、タイマの同期を取って実行されるタイマ割込
処理のフローチャートである。先ず、タイマ６からの信
号によって起動された実作業側のタイマ割込処理は、最
初のステップ１００で待機側のタイマ割込処理を起動す
べく信号Ｃ（第２図）を２重化制御装置３に出力する。

この信号Ｃは、外部割込信号すとして待機側シーケンサ
２に送出され、待機側シーケンサ２の割込信号選択器７
′はこの外部割込信号すを選択してＣＰＵ８’に与える
。これにより、両シーケンサ１，２でのタイマ割込処理
は同一タイマからの信号で起動される。

つまり、両シーケンサ１，２での夫々のタイマ更新処理
１０１，１０３は、同じタイミングで実行されることに
なり、両方のシーケンサ１，２は完全に同期がとれた状
態となる。

第５図は、システム起動時のスキャンを始める前に実作
業側、待機側夫々で実行される同期処理手順を示すフロ
ーチャートである。最初のステップ１０４では、必要な
パラメータの初期化を行う。

次のステップ１０５では、２重化制御装置からの指令信
号Ａ（ａ）を判断して自己が実作業側であるか待機側で
あるかを判定する。実作業側の場合には、本処理を終了
する。待機側の場合には、レジスタ３１に所定データを
書き込む。このデータは、実作業側に対して初期化要求
を示すデータであり、このデータを読んだ実作業側は待
機側の初期化を実行する。待機側はこの初期化が完了す
るのを待って、ユーザプログラムの実行に移る。

第６図は、ユーザプログラム実行終了後の各スキャンの
エンド処理手順を示すフローチャートである。最初のス
テップ１０８では、スキャン終了に伴うシステム処理を
行う。次のステップ１０９では、後述する初期化要求が
あるか否かを判定し、初期化要求がある場合にはステッ
プ１１０で待機側の初期化処理を行い、本処理を終了す
る。この初期化要求は、一方のシーケンサに異常が発生
し新しいシーケンサに交換されたとき、この新しいシー
ケンサが待機側となって発するものである。

従って、新しいシーケンサに交換されたとき、このシー
ケンサの初期化がこの処理にて行われる。

ステップ１０９の判定にて初期化要求が検出されていな
い場合には、ステップ１１１に進み、相手側のシーケン
サが正常に動作しているか否かを判定する。正常でない
場合には本処理を終了する。

正常の場合には１次のステップ１１２にて後述する同期
化処理を行い、本処理を終了する。

第７図は、第６図の同期化処理の詳細手順を示すフロー
チャートである。また、第８図は、２図に示すレジスタ
の構成である。今、レジスタのビットｂ０を実作業側に
、ビットｂ□を待機側に割り振り、夫々フラグとする。

先ず、自シーケンサが実作業側であるか待機側であるか
を判定する。実作業側の場合には、先ず、フラグｂ０を
オンにする。そして、フラグｂ１がオンになるのを待つ
。

待機側は、先ずフラグｂ。がオンになるのを待ち、次に
フラグｂ１をオンにする。実作業側では、フラグｂ□が
オンになったことを検出した後、フラグｂ、をオフにし
、フラグ上工がオフされるのを待つ。待機側では、フラ
グ上工をオンにした後、フラグｂ０をオフされるのを待
ち１次にフラグ上工をオフにして処理を終了する。実作
業側では、このフラグｂ１がオフされたことを見てから
処理を終了する。以上により、実作業側、待機側の各シ
ーケンサの各スキャンの終わりで同期が取られ、次のス
キャンは同時に開始することになる。

実作業側シーケンサ１に異常が発生した場合、２重化制
御装置３の監視制御部３３はシーケンサ１からの状態信
号からこれを判定し、シーケンサ２の割込信号選択器７
′に指令信号ａを出力し、第９図に示す様に、割込信号
選択器７′にタイマ６′の信号を選択させる。そして、
同時に、入出力切替器４（第１図）を切り替えて、シー
ケンサ１の出力と入出力装置５との接続を遮断し、シー
ケンサ２の出力と入出力装置５とを接続する。これによ
り、シーケンサ２が実作業側となる。シーケンサ１，２
のタイマ及びスキャンは上述したように同期がとれてい
るので、この切り替えによって制御の連続性が損なわれ
ることはない。また、シーケンサ１のメモリ９からシー
ケンサ２のメモリ９′に転送しなければならないデータ
はないので、転送に費やす時間は不要となり、制御の実
時間性も損なわれることはない。

シーケンサ１に異常が発生し、実作業がシーケンサ２に
移った場合、シーケンサ１を新しいシーケンサに交換す
る必要がある。この場合、新しいシーケンサを初期化し
、更に、そのメモリの内容を実作業側のシーケンサ２の
メモリ９′の内容と一致化させないと、シーケンサの実
作業側、待機側の上述した切り替えを行っても、制御の
連続性は保証されないことになる。新しいシーケンサの
初期化は、第６図のステップ１１０にて、実作業側シー
ケンサのスキャンエンドで行われる。メモリ内容の一致
化は、次の様にして行う。

今、実作業側をシーケンサ１、新たに交換されメモリ内
容を実作業側シーケンサ１と一致化させる方をシーケン
サ２として説明する。メモリ内容を一致化させる場合、
第１０図に示す様に、２重化制御装置３の監視制御部３
３は、ゲート１１゜１１’に対して指令信号Ａｙａを送
出してこれらのゲート１１．１１’　を開ける。そして
、シーケンサ２のゲート１０を制御してＣＰＵ８’のメ
モリ９″への書き込みを禁止する。これにより、実作業
側シーケンサ１のＣＰＵ８は、自メモリ９とシーケンサ
２のメモリ９′へ同時にデータを書き込むことが可能と
なり、メモリ内容の一致化を図る。この場合、第１１図
に示す様に、メモリ９のメモリ領域を複数のブロックに
分割して考え、ＣＰＵ８は、１スキヤンに１ブロツクの
内容づつ読み出してメモリ９′に書き込む。このブロッ
クのサイズは、スキャンの時間に大きく影響しないよう
に選択する必要がある。この作業をスキャン毎に繰返し
、メモリ９の全内容をメモリ９′に書き込む。また、Ｃ
ＰＵ８は、このメモリ内容の一致化処理が終了するまで
は、スキャン途中の演算結果も、自メモリ９に書き込む
と同時にメモリ９′にも書き込む。これにより、メモリ
内容の同時性は保たれる。

メモリ９の全内容のメモリ９′への書き込みが終了した
ら、シーケンサ１のＣＰＵ８はこのことを、２重化制御
装Ｍ３に通知する。この通知を受けた２重化制御装置３
は、ゲート１１．１１’　を遮断して両シーケンサ１，
２のアドレス・データバス１２．１２’間の接続を遮断
し、ゲート１２′を制御してＣＰＵ８’のメモリ９′へ
の書き込みを可能にする（第３図の状態となる。）。こ
れにより、待機側となったシーケンサ２は制御対象から
の信号を取り込んで実作業側シーケンサ１のタイマ割込
信号にて動作し、再び２重化システムとして動作を開始
する。

上述した様に、本実施例においては、シーケンサ１とシ
ーケンサ２とは独立して動作する構成のため、実作業側
シーケンサのＣＰＵがたとえ暴走して実作業が待機側シ
ーケンサに移されても、この暴走により待機側のメモリ
が破壊されることばなく、正常に実作業の切り替えが可
能となる。また、異常発生後のシーケンサ交換後におい
ても、実作業側シーケンサの動作に影響を与えることな
く、メモリ内容の一致化が図れるので、この交換時にお
ける実時間性も保たれる。

２重化システムの信頼性は、２つのシーケンサの同時故
障の可能性が非常に小さいことから、２重化制御装置の
信頼性により決定されるといってよい。従って、２重化
制御装置の構成を簡単にし構成部品点数を少なくすれば
、それだれ２重化制御装置の信頼性が向上し、２重化シ
ステムの信頼性も向上する。上述した実施例の２重化制
御装置は、ゲート等で構成される監視制御部とレジスタ
及び信号線のみの構造のため、故障個所が少なく、信頼
性も高い。

このように、上述した２重化制御装置は、信頼性が高い
が、更に信頼性を向上させることも可能である。例えば
、シーケンサに異常が発生したときメモリ内容破壊前に
この異常を検出できれば、２重化制御装置からシーケン
サへの割込信号を送る信号線（第２図の信号Ｂ→Ｃ１信
号ｃ−＋ｂの信号線）を省略することが可能となる。第
１２図は、その構成図である。この実施例の２重化シス
テムでは、実作業側のＣＰＵは、データ読み出しを自シ
ーケンサのメモリから行い、データ書き込みは自シーケ
ンサと待機側シーケンサの夫々のメモリに対して同時に
行い、待機側シーケンサのＣＰＵはデータ読み出しを待
機側シーケンサのメモリからは可能とするがデータ書き
込みは禁止する構成とする。運転中は常に、実作業側シ
ーケンサのＣＰＵが両シーケンサのメモリに同一データ
を書き込むことで、待機側シーケンサは実作業側シーケ
ンサと同一データに従って動作することになり、その動
作は実作業側と完全に同期がとれた形となる。

上述したスキャンとタイマの同期化機構及びメモリ同一
化機構を利用することで１本２重化システムを２重化シ
ステムではなく、並列処理システムとして動作させるこ
とも可能である。並列処理システムとして動作させる場
合には１両シーケンサの入出力を共に入出力装置に接続
し、ユーザプログラムを２つに分割して夫々のシーケン
サに割り振り、各シーケンサが自己の分担弁のユーザプ
ログラムを実行する。上述したスキャンとタイマ同期化
処理機構を利用することで、２つの異なるプログラムは
同期を取りながら実行できる。また、両プログラム間で
データの授受が必要な場合には、メモリ内の共有エリア
を指定し、各スキャンの終了時の同期化処理にてデータ
を交換をすることで、可能となる。このように並列処理
システムとして利用することで、高速実行が可能となり
、また、１つのシーケンサでは実行できないような大き
なプログラムを実行可能となる。

［発明の効果］ 本発明によれば、実作業側シーケンサを待機側シーケン
サに切り替えるとき制御の連続性や実時間性が保証され
、更に並列処理システムとしても動作させることができ
る２重化構成のシーケンスコントローラを得ることがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る２重化したシーケンス
コントローラの全体構成図、第２図は第１図の要部詳細
構成図、第３図は２重化システムとしての動作の説明図
、第４図はタイマ同期処理手順を示すフローチャート、
第５図はシステム起動時のスキャン同期処理手順を示す
フローチャート、第６図は各スキャン毎のエンド処理手
順を示すフローチャート、第７図は第６図に示す同期化
処理の詳細手順を示すフローチャート、第８図は第７図
のフローチャートに従ってフラグが立てられるレジスタ
の説明図、第９図は待機側シーケンサの実作業側への切
替時の説明図、第１０図は交換された新シーケンサのメ
モリ内容を実作業側メモリ内容と一致化される時のデー
タの流れを示す説明図、第１１図はメモリ内容の一致化
処理の説明図、第１２図は本発明の第２実施例に係るシ
ーケンスコントローラの要部構成図である。 １．２・・・シーケンサ、３・・・２重化制御装置、４
・・・入出力切替器、５・・・入出力装置、６，６″・
・・タイマ、７，７′・・・割込信号選択器、８，８′
・・・ＣＰＵ、９，９′・・・メモリ、１０．１０’　
　　１１゜１１′・・・ゲート、１２．１２’　、３２
・・・アドレス・データバス、３１・・・レジスタ、３
３・・・監視制御部。

Claims (1)

1. 【特許請求の範囲】 １、２つのシーケンサと、両シーケンサの動作を常時監
   視し一方のシーケンサを実作業側、他方のシーケンサを
   待機側とする２重化制御装置とを備えるシーケンスコン
   トローラにおいて、両シーケンサに同一の入力を与えな
   がら同期させて運転させ実作業側のシーケンサの出力で
   制御対象を制御する構成としたことを特徴とするシーケ
   ンスコントローラ。 ２、請求項１において、両シーケンサのスキャンの終わ
   りで同期をとることを特徴とするシーケンスコントロー
   ラ。 ３、請求項２において、２重化制御装置は両シーケンサ
   からアクセス可能なレジスタを備え、各シーケンサは自
   己のスキャンが終了する毎に該レジスタ内にフラグを立
   て、各シーケンサは相手方の立てたフラグを参照するこ
   とで同期をとることを特徴とするシーケンスコントロー
   ラ。 ４、２つのシーケンサと、両シーケンサの動作を常時監
   視し一方のシーケンサを実作業側とし他方のシーケンサ
   を待機側とする２重化制御装置とを備えるシーケンスコ
   ントローラにおいて、実作業側のシーケンサが自己のメ
   モリに書き込むデータと同じデータを実作業側シーケン
   サが直接書き込むメモリを待機側シーケンサが備えるこ
   とを特徴とするシーケンスコントローラ。 ５、実作業側と待機側の２つのシーケンサと、両シーケ
   ンサの動作を常時監視し実作業側のシーケンサに異常が
   発生した場合に待機側シーケンサに制御を切り替える２
   重化制御装置とを備えるシーケンスコントローラにおい
   て、両シーケンサに同一の入力を与え実作業側のタイマ
   割込み信号にて両シーケンサを動作させ実作業側シーケ
   ンサの出力を制御対象への制御信号とする構成にしたこ
   とを特徴とするシーケンスコントローラ。 ６、入力を共有し同期して動作する２つのシーケンサと
   、両シーケンサの動作を常時監視し一方のシーケンサを
   実作業側、他方のシーケンサを待機側とする２重化制御
   装置とを備えるシーケンスコントローラであって、故障
   が発生して交換された新たなシーケンサに対し実作業側
   シーケンサの処理装置は自己のメモリに格納されている
   データを新たなシーケンサのメモリに対して直接書き込
   み該書き込み期間中は該シーケンサによる該メモリへの
   書き込みを禁止する手段を備えることを特徴とするシー
   ケンスコントローラ。 ７、ＣＰＵとメモリ及び該ＣＰＵ・メモリ間を接続する
   第１バスを夫々が備える２つのシーケンサと、両シーケ
   ンサのスキャンの同期をとると共に両シーケンサの夫々
   の前記第１バス同士を接続する第２バスを備える２重化
   制御装置と、前記第１バスの夫々の途中と前記第２バス
   の途中に設けられ前記２重化制御装置にて制御されるゲ
   ート手段とを備えることを特徴とするシーケンスコント
   ローラ。