JPS5923677B2 - 交換処理装置の二重化方式 - Google Patents
交換処理装置の二重化方式Info
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- JPS5923677B2 JPS5923677B2 JP54035885A JP3588579A JPS5923677B2 JP S5923677 B2 JPS5923677 B2 JP S5923677B2 JP 54035885 A JP54035885 A JP 54035885A JP 3588579 A JP3588579 A JP 3588579A JP S5923677 B2 JPS5923677 B2 JP S5923677B2
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- JP
- Japan
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- bus
- memory
- circuit
- confounding
- processor
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- Expired
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
- H04Q3/54541—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme using multi-processor systems
- H04Q3/54558—Redundancy, stand-by
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Exchange Systems With Centralized Control (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は電子交換機に関する。
特にマイクロプロセッサを利用した交換処理装置で信頼
性向上のために行われる装置を二重化する方式に関する
ものである。従来マイクロプロセッサを利用した交換処
理装置の二重化は、マイクロプロセッサ自体に二重化機
能を有していないため、通話路に対し処理装置が完全分
離し二重化されるように構成されている。
性向上のために行われる装置を二重化する方式に関する
ものである。従来マイクロプロセッサを利用した交換処
理装置の二重化は、マイクロプロセッサ自体に二重化機
能を有していないため、通話路に対し処理装置が完全分
離し二重化されるように構成されている。
従つて障害等で待機系のプロセッサに切換えて使用する
場合には、待機系のメモリ内容が使用系のメモリ内容と
一致しないため処理の円滑な継続ができない欠点があつ
た。すなわち従来方式では、使用系から待機系に切換え
が行われるときに、使用系のメモリ内容を待機系のメモ
リにコピーする方法、あるいは待機系に対して適時割込
をかけて、使用系のメモリ内容を待機系のメモリにコピ
ーする方法などが採られているが、、いずれも使用系の
障害発生直後から円滑な動作を実行することができない
。
場合には、待機系のメモリ内容が使用系のメモリ内容と
一致しないため処理の円滑な継続ができない欠点があつ
た。すなわち従来方式では、使用系から待機系に切換え
が行われるときに、使用系のメモリ内容を待機系のメモ
リにコピーする方法、あるいは待機系に対して適時割込
をかけて、使用系のメモリ内容を待機系のメモリにコピ
ーする方法などが採られているが、、いずれも使用系の
障害発生直後から円滑な動作を実行することができない
。
本発明はこれを改良するもので、待機系のプロセッサに
切換えられた場合にも、処理が円滑に継続される交換処
理装置を提供することを目的とする。
切換えられた場合にも、処理が円滑に継続される交換処
理装置を提供することを目的とする。
本発明はプロセッサのバス（アドレスバス、データバス
、コントロールバスを含む。
、コントロールバスを含む。
）をメモリとプロセッサの間で交絡することにより待機
系のメモリにも常時使用系のプロセッサより書込を行い
、使用系と待機系のメモリ内容を一致させ、切換え発生
時に待機系プロセツサが使用系の処理内容を継続するこ
とのできる装置を提供する。すなわち本発明は、両系の
プロセツサとメモリとの間を結合するバスに設けられた
バス交絡回路と、そのバス交絡回路を相互に結合するバ
ス交絡線とを備え、上記バス交絡回路は、自己の属する
系が使用系として動作中であるか待機系として動作中で
あるかを示す第一の信号と、相手側の系が正常であるか
否かを示す第二の信号とを受信する回路手段と、この回
路手段により自己の属する系が使用系でありかつ相手側
の系が正常であるときには、自己の属する系のプロセツ
サから自己の属する系のメモリに書込みを行うバスを相
手側の系のメモリに書込みを行うバスに共通に接続する
回路手段とを含み、使用系のプロセツサより使用系のメ
モリに書込むデータと同一内容のデータを上記バス交絡
回路を介して同時に待機系のメモリにも書込むように制
御されることを特徴とする。交換処理は一般にプログラ
ムとデータによつて実行される。データは加入者の発呼
、切断等の状態によつて変化するがプログラムは変化す
ることはない。二重化された処理装置においては切換が
起つた時に待機系に現在のデータをいかに移すかが問題
となるが、本発明では常にデータは使用系と一致してい
るので、切換発生時にも中継することなく処理の継続が
可能となる。次に本発明実施例について図面を参照して
説明するＯ第１図は本発明実施例装置の構成図である。
系のメモリにも常時使用系のプロセッサより書込を行い
、使用系と待機系のメモリ内容を一致させ、切換え発生
時に待機系プロセツサが使用系の処理内容を継続するこ
とのできる装置を提供する。すなわち本発明は、両系の
プロセツサとメモリとの間を結合するバスに設けられた
バス交絡回路と、そのバス交絡回路を相互に結合するバ
ス交絡線とを備え、上記バス交絡回路は、自己の属する
系が使用系として動作中であるか待機系として動作中で
あるかを示す第一の信号と、相手側の系が正常であるか
否かを示す第二の信号とを受信する回路手段と、この回
路手段により自己の属する系が使用系でありかつ相手側
の系が正常であるときには、自己の属する系のプロセツ
サから自己の属する系のメモリに書込みを行うバスを相
手側の系のメモリに書込みを行うバスに共通に接続する
回路手段とを含み、使用系のプロセツサより使用系のメ
モリに書込むデータと同一内容のデータを上記バス交絡
回路を介して同時に待機系のメモリにも書込むように制
御されることを特徴とする。交換処理は一般にプログラ
ムとデータによつて実行される。データは加入者の発呼
、切断等の状態によつて変化するがプログラムは変化す
ることはない。二重化された処理装置においては切換が
起つた時に待機系に現在のデータをいかに移すかが問題
となるが、本発明では常にデータは使用系と一致してい
るので、切換発生時にも中継することなく処理の継続が
可能となる。次に本発明実施例について図面を参照して
説明するＯ第１図は本発明実施例装置の構成図である。
多数の加入者の接続された通話路１を交換処理装置２ａ
および２ｂが制御するよう構成されている。この交換処
理装置２ａおよび２ｂは、等しい装置が二重化設置され
たもので、常時その一方が使用され、他方は障害発生等
に備えて待機状態におかれる。いずれの装置を使用する
かは、切換制御装置３により制御される。交換処理装置
２ａおよび２ｂには、それぞれプロセツサ５ａ，５ｂ、
バス交絡回路６ａ，６ｂ１メモリ７Ａ，７ｂが備えられ
ている。
および２ｂが制御するよう構成されている。この交換処
理装置２ａおよび２ｂは、等しい装置が二重化設置され
たもので、常時その一方が使用され、他方は障害発生等
に備えて待機状態におかれる。いずれの装置を使用する
かは、切換制御装置３により制御される。交換処理装置
２ａおよび２ｂには、それぞれプロセツサ５ａ，５ｂ、
バス交絡回路６ａ，６ｂ１メモリ７Ａ，７ｂが備えられ
ている。
ここでバス交絡回路６ａ，６ｂは本発明方式の特徴とす
るところで、プロセツサ５ａ，５ｂと、メモリ７Ａ，７
ｂとの間を結合するバス回路に挿入され、バス交絡線９
により使用系交換処理装置のバスと待機系交換処理装置
のバスとが相互に接続されている。このような構成の装
置の動作を説明する。いま、交換処理装置２ａが使用系
で同２ｂが待機系に設定されているものとする。
るところで、プロセツサ５ａ，５ｂと、メモリ７Ａ，７
ｂとの間を結合するバス回路に挿入され、バス交絡線９
により使用系交換処理装置のバスと待機系交換処理装置
のバスとが相互に接続されている。このような構成の装
置の動作を説明する。いま、交換処理装置２ａが使用系
で同２ｂが待機系に設定されているものとする。
プロセツサ５ａは通話路１に対して交換処理動作を行う
。プロセツサの動作によりメモリ７ａにデータ書込を必
要とするときには、このデータをメモリ７ａに書込むと
同時に、バス交絡線９を介して、待機系のメモリ７ｂに
も同一データを書込む。プロセツサ５ａがメモリ内容の
読出を行うときには、使用系のメモリ７ａからデータ読
出を行う。使用系に障害が発生し、切換制御装置３がこ
れを検出して、使用系であつた装置２ａを切離し、待機
系であつた装置２ｂが通話路１に対して交換処理動作を
行うように切換を行う。
。プロセツサの動作によりメモリ７ａにデータ書込を必
要とするときには、このデータをメモリ７ａに書込むと
同時に、バス交絡線９を介して、待機系のメモリ７ｂに
も同一データを書込む。プロセツサ５ａがメモリ内容の
読出を行うときには、使用系のメモリ７ａからデータ読
出を行う。使用系に障害が発生し、切換制御装置３がこ
れを検出して、使用系であつた装置２ａを切離し、待機
系であつた装置２ｂが通話路１に対して交換処理動作を
行うように切換を行う。
このとき、待機系であつたメモリ７ｂには、使用系であ
つたメモリ７ａと等しいデータが記録されているので、
メモリ内容の移送等を要することなく、直ちに処理動作
を継続することができる。この間に処理の中継はほとん
ど生じない。次にバス交絡回路についてさらに詳しく説
明する。
つたメモリ７ａと等しいデータが記録されているので、
メモリ内容の移送等を要することなく、直ちに処理動作
を継続することができる。この間に処理の中継はほとん
ど生じない。次にバス交絡回路についてさらに詳しく説
明する。
第４図はバス交絡回路の要部回路構成図である。
マイクロプロセツサのバスは、多くの場合双方向性のデ
ータバスとアドレスバスとコントロールバスで構成され
、データバスはプロセツサが処理し得るビツト数と同数
のビツトで構成されている。例えば８ビツトプロセツサ
のデータバスは８ビツトである。アドレスバスはメモリ
内容により異なるが、メモリ容量が６４キロバイトのと
きには、アドレスバスは１６ビツトが必要となる。コン
トロールバスは入出力装置およびメモリとプロセツサと
の間の読出、書込を制御する。本回路はメモリとプロセ
ツサに関するので、アドレスバスはＭＥＭＲ（５ＭＥＭ
Ｗのみが使用される。メモリからの読出はＭＥＭＲ２３
が論理「０」のときに、プロセツサが与えるアドレスが
入力線２２、回路２７、出力線３９を介してメモリに与
えられる。
ータバスとアドレスバスとコントロールバスで構成され
、データバスはプロセツサが処理し得るビツト数と同数
のビツトで構成されている。例えば８ビツトプロセツサ
のデータバスは８ビツトである。アドレスバスはメモリ
内容により異なるが、メモリ容量が６４キロバイトのと
きには、アドレスバスは１６ビツトが必要となる。コン
トロールバスは入出力装置およびメモリとプロセツサと
の間の読出、書込を制御する。本回路はメモリとプロセ
ツサに関するので、アドレスバスはＭＥＭＲ（５ＭＥＭ
Ｗのみが使用される。メモリからの読出はＭＥＭＲ２３
が論理「０」のときに、プロセツサが与えるアドレスが
入力線２２、回路２７、出力線３９を介してメモリに与
えられる。
またメモリ上のデータが入出力線３６、回路２６、入出
力線２１を介してプロセッサに与えられる。入力線２３
のＭＥＭＲ，ＭＥＭＷはプロセツサより与えられる。こ
こで交絡を実施するには、このバス交絡回路６ａの入出
力線３７，４０，４３が相手側のバス交絡回路６ｂの入
出力線３５，３８，４１に対応する入出力線に接続され
、相手側のバス交絡回路６ｂの入出力線３７，４０，４
３に対応する入出力線がこのバス交絡回路６ａの入出力
線３５，３８，４１に接続される。
力線２１を介してプロセッサに与えられる。入力線２３
のＭＥＭＲ，ＭＥＭＷはプロセツサより与えられる。こ
こで交絡を実施するには、このバス交絡回路６ａの入出
力線３７，４０，４３が相手側のバス交絡回路６ｂの入
出力線３５，３８，４１に対応する入出力線に接続され
、相手側のバス交絡回路６ｂの入出力線３７，４０，４
３に対応する入出力線がこのバス交絡回路６ａの入出力
線３５，３８，４１に接続される。
入力線２４および２５は切換制御装置３より与えられる
制御信号用である。入力線２４に与えられる信号は装置
の構成を制御し、この場合にはこのバス交絡回路６ａの
入力線２４には論理「１」が相手側のバス交絡回路６ｂ
の入力線２４にも論理「１」が与えられる。入力線２５
の信号は使用系、待機系を決定する信号で、この場合に
はこのバス交絡回路６ａの入力線２５には論理「１」が
相手側のバス論理回路６ｂの入力線２５には論理「０」
が与えられる。使用系が切離され、待機系のみが動作す
るようになると、いずれのバス交絡回路６ａ，６ｂも入
力線２４は論理「Ｏ」になり入力線２５は切離された系
に論理「ｏ」、動作中の系に論理［１」が与えられるこ
とになる。使用系が動作し待機系が待機中の正常時には
、バス交絡回路６ａの入力線２４および２５はともに論
理［１」であるので、ゲート回路３０の出力は論理［１
」となり、各回路２６，２７，２８，３２，３３および
３４の出力は、それぞれ各入力の論理値と同値になる。
制御信号用である。入力線２４に与えられる信号は装置
の構成を制御し、この場合にはこのバス交絡回路６ａの
入力線２４には論理「１」が相手側のバス交絡回路６ｂ
の入力線２４にも論理「１」が与えられる。入力線２５
の信号は使用系、待機系を決定する信号で、この場合に
はこのバス交絡回路６ａの入力線２５には論理「１」が
相手側のバス論理回路６ｂの入力線２５には論理「０」
が与えられる。使用系が切離され、待機系のみが動作す
るようになると、いずれのバス交絡回路６ａ，６ｂも入
力線２４は論理「Ｏ」になり入力線２５は切離された系
に論理「ｏ」、動作中の系に論理［１」が与えられるこ
とになる。使用系が動作し待機系が待機中の正常時には
、バス交絡回路６ａの入力線２４および２５はともに論
理［１」であるので、ゲート回路３０の出力は論理［１
」となり、各回路２６，２７，２８，３２，３３および
３４の出力は、それぞれ各入力の論理値と同値になる。
これにより相手側のバス交絡回路６ｂとの交絡が実行さ
れる。このとき、相手側のバス交絡回路６ｂでは、入力
線２５が論理「Ｏ」であるため、同回路６ｂの回路２６
，２７，２８，３２，３３および３４はトラ２イステー
トのフハーテイング状態になり機能しない。
れる。このとき、相手側のバス交絡回路６ｂでは、入力
線２５が論理「Ｏ」であるため、同回路６ｂの回路２６
，２７，２８，３２，３３および３４はトラ２イステー
トのフハーテイング状態になり機能しない。
従つて相手側のバス交絡回路６ｂの入出力線３６は、こ
のバス交絡回路６ａの出力線３７と同一輪理となる。相
手側のバス交絡回路６ｂの出力線３９および４２につい
ても同様である。ここで、プロセツサ５ａがそのＭＥＭ
Ｗを論理「Ｏ」とすると、データはメモリ７ａに書込ま
れると同時にメモリ７ｂにも書込まれることになる。プ
ロセツサ５ａ（７）ＭＥＭＲが論理［０」のときは、デ
ータはメモリ７ａからバス交絡回路６ａを介して、プロ
セツサ５ａに読込まれるが、メモリ７ｂからのデータは
、バス交絡回路６ｂの回路３２がフローテイング状態に
あるため、信号はここで明止ざれてバス交絡回路６ａに
達することはない。また、使用系が切離され待機系が使
用状態になると、両者のバス交絡回路６ａ，６ｂの入力
線２５にともに論理「０」になるので、両者のバス交絡
回路６ａ，６ｂの回路３２，３３および３４はともにフ
ローテイング状態になり、交絡は実行されない。以上述
べたように、本発明によれば使用系と待機系のバスがバ
ス交絡回路を介して交絡され、待機系のメモリにも使用
系のメモリと等しい内容が書込まれているので、切換に
際しても特別に使用系のメモリ内容を待機系のメモリに
コピーする処理を必要とせずに、常に両メモリの内容は
一致している。従つて切換時に処理の中断はなく、信頼
性の高い優れた機能の二重化方式が得られる。
のバス交絡回路６ａの出力線３７と同一輪理となる。相
手側のバス交絡回路６ｂの出力線３９および４２につい
ても同様である。ここで、プロセツサ５ａがそのＭＥＭ
Ｗを論理「Ｏ」とすると、データはメモリ７ａに書込ま
れると同時にメモリ７ｂにも書込まれることになる。プ
ロセツサ５ａ（７）ＭＥＭＲが論理［０」のときは、デ
ータはメモリ７ａからバス交絡回路６ａを介して、プロ
セツサ５ａに読込まれるが、メモリ７ｂからのデータは
、バス交絡回路６ｂの回路３２がフローテイング状態に
あるため、信号はここで明止ざれてバス交絡回路６ａに
達することはない。また、使用系が切離され待機系が使
用状態になると、両者のバス交絡回路６ａ，６ｂの入力
線２５にともに論理「０」になるので、両者のバス交絡
回路６ａ，６ｂの回路３２，３３および３４はともにフ
ローテイング状態になり、交絡は実行されない。以上述
べたように、本発明によれば使用系と待機系のバスがバ
ス交絡回路を介して交絡され、待機系のメモリにも使用
系のメモリと等しい内容が書込まれているので、切換に
際しても特別に使用系のメモリ内容を待機系のメモリに
コピーする処理を必要とせずに、常に両メモリの内容は
一致している。従つて切換時に処理の中断はなく、信頼
性の高い優れた機能の二重化方式が得られる。
第１図は本発明実施例方式の装置構成図。
第２図はバス交絡回路の構成例を示す図。１・・・・・
・通話路、２ａ，２ｂ・・・・・・交換処理装置、３・
・・・・・切換制御装置、５ａ，５ｂ・・・・・・プロ
セツサ、６ａ，６ｂ・・・・・・バス交絡回路、７ａ，
７ｂ・・・・・・メモリ、９・・・・・・バス交絡線、
２１・・・・・・データバス（プロセツサ）、２２・・
・・・・アドレスバス（プロセツサ）、２３・・・・・
・コントロールバス（プロセツサ）、２４・・・・・・
モードコントロール、２５・・・・・・使用系／待機系
制御線、２６・・・・・・双方向性トライステートドラ
イバ、２７・・・・・・トライステートドライバ、２８
・・・・・・トライステートドライバ、２９・・・・・
・オア回路、３０・・・・・・アンド回路、３１・・・
・・・反転回路、３２・・・・・・トライステートドラ
イバ、３３・・・・・・トライステートドライバ、３４
・・・・・・トライステートドライバ、３５・・・・・
・データバス（他系受）、３６・・・・・・データバス
（メモリ）、３７・・・・・・データバス（他系送）、
３８・・・・・・アドレスバス（他系受）、３９・・・
・・・アドレスバス（メモリ）、４０・・・・・・アド
レスバス（他系送）、４１・・・・・・コントロールバ
ス（他系受）、４２・・・・・・コントロールバス（メ
モリ）、４３・・・・・・コントロールバス（他系送）
。
・通話路、２ａ，２ｂ・・・・・・交換処理装置、３・
・・・・・切換制御装置、５ａ，５ｂ・・・・・・プロ
セツサ、６ａ，６ｂ・・・・・・バス交絡回路、７ａ，
７ｂ・・・・・・メモリ、９・・・・・・バス交絡線、
２１・・・・・・データバス（プロセツサ）、２２・・
・・・・アドレスバス（プロセツサ）、２３・・・・・
・コントロールバス（プロセツサ）、２４・・・・・・
モードコントロール、２５・・・・・・使用系／待機系
制御線、２６・・・・・・双方向性トライステートドラ
イバ、２７・・・・・・トライステートドライバ、２８
・・・・・・トライステートドライバ、２９・・・・・
・オア回路、３０・・・・・・アンド回路、３１・・・
・・・反転回路、３２・・・・・・トライステートドラ
イバ、３３・・・・・・トライステートドライバ、３４
・・・・・・トライステートドライバ、３５・・・・・
・データバス（他系受）、３６・・・・・・データバス
（メモリ）、３７・・・・・・データバス（他系送）、
３８・・・・・・アドレスバス（他系受）、３９・・・
・・・アドレスバス（メモリ）、４０・・・・・・アド
レスバス（他系送）、４１・・・・・・コントロールバ
ス（他系受）、４２・・・・・・コントロールバス（メ
モリ）、４３・・・・・・コントロールバス（他系送）
。
Claims (1)
- 【特許請求の範囲】 １ マイクロプロセッサを含む交換処理装置を２系備え
、一方の系を使用系とし他方の系を待機系として運用し
、使用系に障害が発生したとき待機系に切換えるように
制御される二重化方式において、各系のプロセッサとメ
モリとの間を結合するバスに設けられたバス交絡回路と
、そのバス交絡回路を相互に結合するバス交絡線とを備
え、 上記バス交絡回路は、 自己の属する系が使用系として動作中であるか待機系と
して動作中であるかを示す第一の信号と、相手側の系が
正常であるか否かを示す第二の信号とを受信する回路手
段と、この回路手段により自己の属する系が使用系であ
りかつ相手側の系が正常であるときには、自己の属する
系のプロセッサから自己の属する系のメモリに書込みを
行うバスを相手側の系のメモリに書込みを行うバスに共
通に接続する回路手段とを含み、使用系のプロセッサよ
り使用系のメモリに書込むデータと同一内容のデータを
上記バス交絡回路を介して同時に待機系のメモリにも書
込むように制御されることを特徴とする交換処理装置の
二重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54035885A JPS5923677B2 (ja) | 1979-03-26 | 1979-03-26 | 交換処理装置の二重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54035885A JPS5923677B2 (ja) | 1979-03-26 | 1979-03-26 | 交換処理装置の二重化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55127790A JPS55127790A (en) | 1980-10-02 |
| JPS5923677B2 true JPS5923677B2 (ja) | 1984-06-04 |
Family
ID=12454461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54035885A Expired JPS5923677B2 (ja) | 1979-03-26 | 1979-03-26 | 交換処理装置の二重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923677B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157367A (en) * | 1981-03-25 | 1982-09-28 | Nec Corp | Electronic computer of duplex constitution |
| JPH05244261A (ja) * | 1992-03-02 | 1993-09-21 | Nec Corp | 中断点再開方式 |
-
1979
- 1979-03-26 JP JP54035885A patent/JPS5923677B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55127790A (en) | 1980-10-02 |
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