KR960010878B1 - 이중화 시스템 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 이중화 시스템 구성도.
제2도는 본 발명에 의한 이중화 시스템의 구성도.
제3도 및 제4도는 제2도에 도시된 주제어 회로부의 상세 구성도.
* 도면의 주요부분에 대한 부호의 설명
50,60 : 주제어 회로부 51,61 : 프로세서
52,62 : 동작 결정회로 53,63 : 어드레스 디코더
54,64 : 메모리 중재회로 55,65 : 디코더
56,66 : 듀얼 포트 메모리 57,67 : 양방향 버퍼
58,68 : 양방향 버퍼 70a-70n : 보조제어 회로부
본 발명은 이중화 시스템에 관한 것으로, 특히 주제어 회로부와 다수의보조제어 회로부간에 VWE 버스를 통해 데이타를 주고 받는 시스템에서 장애발생시 주제어 회로부를 효율성있게 이중화 절체하도록 한 이중화 시스템에 관한 것이다.
일반적으로 전자교환기등과 같이 계속적으로 서비스를 수행하는 시스템은 동작중인 일부회로부에 장애가 발생되는 경우에 대기중인 다른 회로부로 이중화 절체함으로써 서비스 중단을 방지하기 위한 이중화 시스템을 구비한다.
종래의 이중화 시스템은 제1도에 도시된 바와 같이 제1회로부(10)와 제2회로부(20)를 구비하여 이루어지는데, 제1회로부(10)와 제2회로부(20)는 동일한 회로구성으로 이루어진다. 제1회로부(10)는 이중화 제어회로부(11), 주제어회로부(12) 및 다수의 보조제어회로부(13a-13n)를 구비하여 이루어지고, 제2회로부(20)는 이중화 제어회로부(21), 주제어회로부(22) 및 다수의 보조제어 회로부(23a-23n)를 구비하여 이루어진다.
제1 및 제2회로부(10,20)중의 하나가 동작중이고 다른 하나가 대기중인 경우 동작중인 회로부에 장애가 발생되면 대기중인 회로부가 동작상태로 전환됨으로써 이중화 절체가 이루어지게 된다.
예를들어, 제1회로부(10)가 동작중이고 제2회로부(20)가 대기중인 상태에서 발생되는 이중화 절체동작을 설명한다. 제1회로부(10)의 각 보조제어회로부(13a-13n)는 주제어 회로부(12)로부터 VME 버스를 통해 공급되는 데이타에 따라 각종 외부디바이스를 제어하고 외부 디바이스로부터 공급된 데이타를 VME 버스를 통해 주제어 회로부(12)측으로 전달하는데, 주제어 회로부(12)는 데이타를 VME 버스를 통해 시스템의 주메모리(도면에 도시하지 않았음)에 기록한다.
이중화 제어회로부(11)는 주제어 회로부(12)가 시스템의 주메모리에 데이타를 기록할때 주제어 회로부(12)로부터 VME 버스를 통해 공급되는 데이타와 어드레스를 데이타 채널(DC)를 통해 제2회로부(20)의 이중화 제어 회로부(21)측으로 출력한다. 제2회로부(20)의 이중화 제어회로부(21)는 이중화 제어회로부(11)로부터 데이타 채널(DC)를 통해 공급되는 데이타를 VME 버스를 통해 주제어 회로부(22)의 메모리에 기록하는데, 주제어 회로부(22)는 이중화 제어회로부(21)로부터 공급된 데이타를 자체의 메모리에 기록하면서 대기상태에 있게 된다. 그후, 제1회로부(10)의 주제어 회로부(12)에 장애가 발생되는 경우 이중화 제아 회로부(11)가 해당 장애 발생 정보를 이중화 제어회로부(21)측으로 출력하면 이중화 제어회로부(21)는 해당 장애발생정보를 주제어 회로부(22)측으로 전달한다. 이때, 대기중인 주제어 회로부(22)는 장애 발생전에 제1회로부(10)로부터 공급받아 기록해 두었던 데이타를 이용하여 보조 제어 회로(23a-23n)의 동작을 제어하고 획득된 데이타를 시스템의 주메모리에 기록함으로써 이중화 동작을 수행한다.
이와 같은종래의 이중화 시스템은 이중화된 보조 제어회로부(13a-13n)와 보조제어회로부(23a-23n)에 동일한 외부 디바이스가 접속되어 있어 외부 디바이스도 이중화 구조를 갖게 되며, 동작중이 제1회로부(10)의 주제어 회로부(12)에 장애가 발생되는 경우 제2회로부(20)가 동작하게 되면 보조 제어회로부(23a-23n)에 접속된 외부 디바이스들도 이중화 절체되어 동작한다. 따라서, 이중화 제어회로부와 외부 디바이스가 이중화 되어 있지 않고 주제어 회로부만 이중화 되어 있는 시스템에서는 이중화 동작을 수행할 수 없게 되는 문제점이 있었다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 보조제어회로부와 외부 디바이스가 이중화되지 않고 주제어회로부만 이중화 되어 있는 시스템에서 동작중인 주제어 회로부에 장애가 발생되는 경우 대기중인 주제어 회로부로 이중화 절체하도록한 이중화 시스템을 제공하는데 목적이 있다.
이와 같은 목적을 달성하기 위하여 본 발명은 VME 버스에 접속되어 외부 디바이스를 제어하는 다수의 보조 제어회로부를 제어하는 이중화 시스템에 있어서 동작중인 주제어 회로부는 동작시에 처리된 데이타를 상기 VME 버스를 통해 대기중인 상대편 주제어 회로부로 출력하고 대기중인 주제어 회로부는 동작중인 상대편으로부터 상기 VME 버스를 통해 공급된 데이타를 저장하여 장애 발생시 상기 보조 제어회로부를 제어하는 제1 및 제2주제어 회로부를 구비하는 것을 특징으로 하는 이중화 시스템을 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다
제2도는 본 발명에 의한 이중화 시스템의 구성도이며, 제3도와 제4도는 제2도에 도시된 주제어 회로부의 상세 구성도이다.
본 발명에 의한 이중화 시스템은 제2도에 도시된 바와 같이 주제어 회로부(50),(60)의다수의 보조 제어회로부(70a-70n)를 구비하여 이루어진다. 주제어 회로부(50)와 주제어 회로부(60)는 동일한 회로 구성으로 이루어지는데, 두개의 주제어 회로부(50),(60)중 하나가 동작하는 중에 다른 하나는 대기 상태로 있게 되고, 동작중인 것에 장애가 발생되면 대기중인 것이 이중화 절체되어 동작을 계속 수행한다. 예를 들어 주제어 회로부(50)가 동작상태이고 주제어 회로부(60)가 대기상태인 경우, 주제어 회로부(50)가 동작중에 획득한 데이타를 시스템의 주메모리에 기록할때 이를 동시에 VME 버스를 통해 주제어 회로부(60)으로 전달하면 주제어 회로부(60)는 VME 버스를 통해 공급되는데이타를 자체의 듀얼 포트 메모리에 기록한다. 그후, 주제어 회로부(50)에 장애가 발생되면 주제어 회로부(60)는 동작 상태로 전환되고 자체의 듀얼포트 메모리에 기록해 두었던 데이타를 이용하여 동작함으로써 주제어 회로부(50)가 수행하던 동작을 계속 수행한다. 또한 각각의 보조 제어회로부(70a-70n)는 동작상태인 주제어 회로부(50) 또는 (60)으로부터 VME 버스를 통해 공급된 데이타에 따라 외부 디바이스의 동작을 제어하고 외부 디바이스로부터 획득한 데이타를 VME 버스를 통해 동작중인 주제어 회로부(50) 또는 (60)측으로 출력한다.
주제어 회로부(50)는 제3도에 도시된 바와 같이 프로세서(51), 동작 결정회로(52), 어드레스 디코더(53), 메모리 중계회로(54), VME 어드레스 디코더(55), 듀얼포트 메모리(56) 및 양방향 버퍼(57,88)를 구비하여 이루어진다. 프로세서(51)는 주제어 회로부(50)의 전체 동작을 제어한다. 동작 결정회로(52)는 주제어 회로부(50)를 동작상태 또는 대기 상태로 둘것인지의 여부를 결정하는 역할을 수행하는데, 주제어 회로부(50)가 동작상태이고 주제어 회로부(60)가 대기상태인 경우 주제어 회로부(50)에 장애 발생되면 프로세서(51)로부터 공급되는 장애 발생 정보를 주제어 회로부(60)의 동작 결정 회로(62 : 제4도 참조)측으로 전달하면, 주제어 회로부(50)가 대기상태이고 주제어 회로부(60)가 동작상태인 경우 주제어 회로부(60)에 장애가 발생될때 주제어 회로부(60)의 동작 결정 회로(62)로부터 공급되는 장애발생정보를 프로세서(51)측으로 전달하여 프로세서(51)를 동작상태로 진입시킨다. 어드레스 디코더(53)는 프로세서(51)로부터 공급되는 어드레스를 디코딩하여 AM 코드(Address Modification Code)와 메모리 요구 신호를 발생하는데, AM 코드는 VME 버스를 통해 주제어 회로부(60)의 디코더(65 : 제4도 참조)측으로 출력하고 메모리 요구신호는 메모리 중재 회로(54)측으로 출력한다. VME 어드레스 디코더(55)는 주제어 회로부(60)의 어드레스 디코더(63)로부터 VME 버스를 통해 공급되는 AM 코드를 디코딩하여 발생된 메모리 요구신호를 메모리 중재회로(54)측으로 출력하며, 메모리 중재회로(54)는 어드레스 디코더(53) 또는 VME 어드레스 디코더(55)로부터 메모리 요구신호가 공급되면 양방향 버퍼(58)(57)측으로 제어신호를 출력함과 동시에 듀얼포트 메모리(56)측으로 인에이블 신호와 기록/판독 제어신호를 출력한다. 양방향 버퍼(58)는 메모리 중재 회로(54)로부터 공급된 제어신호에 따라 데이타와 어드레스를 입출력시키는데, 프로세서(51)로부터 공급되는 데이타와 어드레스를 듀얼포트 메모리(56)와 양방향 래치(57)측으로 출력하며 듀얼포트 메모리(56)와 양방향 버퍼(57)로부터 공급되는 데이타와 어드레서를 프로세서(51) 측으로 출력한다. 양방향 버퍼(57)는 메모리 중재회로(54)로부터 공급되는 제어신호에 따라 데이타와 어드레스를 입출력시키는데, 양방향 버퍼(58)와 듀얼포트 메모리(56)로부터 공급되는 데이타와 어드레스를 VME 버스 측으로 출력하고 VME 버스로부터 공급되는 데이타와 어드레스를 양방향 버퍼(58)와 듀얼포트 메모리(56)측으로 출력한다.
주제어 회로부(60)는 제4도에 도시된 바와 같이 프로세서(61),동작결정회로(62), 어드레스 디코더(63), 메모리 중재회로(64), VME 어드레스 디코더(65) 및 양방향 버퍼(67,68)를 구비하여 이루어진다. 주제어 회로부(60)에 구비된 각 회로부는 상술한 바 있는 주제어 회로부(50)에 구비된 각회로부와 동일하므로 주제어 회로부(60)의 각 회로부에 대한 설명은 생략한다.
예를 들어, 주제어 회로부(50)가 동작 상태이고 주제어 회로부(60)가 대기 상태인 경우에 발생되는 이중와 절체 동작에 대하여 설명한다. 주제어 회로부(50)가 동작 상태에 있는 경우 프로세서(51)는 처리한 데이타 양방향 버퍼(58)를 통해 듀얼포트 메모리(56)측으로 출력한다. 동시에 프로세서(51)가 어드레스 디코더(53)측으로 어드레스를 출력하고, 어드레스 디코더(53)가 프로세서(51)로부터의 어드레스를 디코딩하여 발생된 AM 코드를 VME 버스를 통해 주제어 회로부(60)의 VME 어드레스 디코더(65)측으로 출력하면 VME 어드레스 디코더(65)는 AM 코드를 디코딩하여 발생된 메모리 요구신호를 메모리 중재회로(64)측으로 출력하며, 메모리 중재회로(64)는 VME 어드레스 디코더(65)로부터 공급된 메모리 요구신호에 따라 양방향 버퍼(67)측으로 버퍼 제어신호를 출력함과 동시에 듀얼포트 메모리(60)측으로 인에이블 신호 및 기록제어신호를 출력한다. 이에 따라, 듀얼포트 메모리(60)에는 주제어 회로부(50)로부터 VME 버스를 통해 출력된 데이타가 기록되며, 이와 같은 동작은 주제어 회로부(50)가 시스템의 주메모리에 데이타를 기록하는 경우에만 이루어지고 주제어 회로부(50)가 VME 버스를 통해 보조 제어회로부(70a-70n)들과 데이타를 주고 받는 경우에는 이루어지지 않는다. 전술한 바와 같이 대기상태의 주제어 회로부(60)는 동작상태인 주제어 회로부(50)로부터 출력된 데이타를 저장하게 된다. 그후, 주제어 회로부(50)에 장애가 발생되어 동작결정회로(52)로부터의 장애 발생정보가 주제어 회로부(60)의 동작결정회로(62)에 전달되면 동작 결정 회로(62)는 프로세서(61)측으로 해당정보를 출력하며, 이때 프로세서(61)가 대기상태에서 동작상태로 전환됨으로써 주제어 회로부(60)가 이중화 절체되어 보조 제어회로부(70a-70n)를 제어하게 된다.
주제어 회로부(50)가 대기상태이고 주제어 회로부(60)가 동작상태인 경우에 발생되는 이중화 절체 동작은 전술한 역순으로 이루어지게 된다.
이상 설명한 바와 같이, 본 발명은 보조 제어회로부와 외부 디바이스가 이중화 되지 않고 주제어 회로부만 이중화 되어 있는 시스템에서 동작중인 주제어 회로부에 장애가 발생되는 경우 대기중인 주제어 회로부로 이중화 절체하는 동작을 효과적으로 수행할 수 있게 된다.
Claims (2)
- VME 버스에 접속되어 외부 디바이스를 제어하는 다수의 보조제어회로부를 제어하는 이중화 시스템에 있어서, 동작시에 처리된 데이타를 동시에 상기 VME 버스를 통해 대기중인 상대편으로 출력하고 대기시에 동작중인 상대편으로부터 상기 VME 버스를 통해 공급된 데이타를 저장하여 장애발생시 상기 보조 제어회로부를 이중화 제어하는 제1 및 제2주제어 회로부를 구비하는 것을 특징으로 하는 이중화 시스템.
- 제1항에 있어서, 상기 제1 및 제2주제어 회로부는 프로세서의 동작/대기 상태를 결정하는 동작결정회로, 상기 프로세서로부터 공급된 어드레스를 디코딩하여 제1출력단을 통해 상기 VME 버스측으로 AM 코드를 출력하고 제2출력단을 통해 메모리 요구 신호를 출력하는 어드레스 디코더, 상기 제2주제어 회로부로 부터 상기 VME 버스를 통해 공급되는 AM 코드를 디코딩하여 메모리 요구신호를 출력하는 VME 어드레스 디코더, 상기 어드레스 디코더와 상기 VME 어드레스 디코더로부터 공급된 메모리 요구신호에 따라 메모리 인에이블 신호, 기록/판독 제어신호 및 다수의 버퍼 제어신호를 출력하는 메모리 중재 회로, 상기 메모리 중재회로로부터 공급된 메모리 인에이블 신호와 기록/판독 제어신호에 따라 데이타를 저장/출력하는 듀얼포트 메모리, 상기 메모리 중재회로로부터 공급된 버퍼 제어신호에 따라 상기 프로세서와 듀얼포트 메모리간의 데이타 입출력을 제어하는 제1양방향 버퍼 및 상기 메모리 중재 회로로부터 공급된 버퍼 제어신호에 따라 상기 VME 버스와 제1양방향 버퍼 및 듀얼 포트 메모리간의 데이타 입출력을 제어하는 제2양방향버퍼를 구비하는것을 특징으로 하는 이중화 시스템.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930021143A KR960010878B1 (ko) | 1993-10-12 | 1993-10-12 | 이중화 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930021143A KR960010878B1 (ko) | 1993-10-12 | 1993-10-12 | 이중화 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950013295A KR950013295A (ko) | 1995-05-17 |
| KR960010878B1 true KR960010878B1 (ko) | 1996-08-10 |
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| KR1019930021143A KR960010878B1 (ko) | 1993-10-12 | 1993-10-12 | 이중화 시스템 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960010878B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970058243A (ko) * | 1995-12-27 | 1997-07-31 | 김광호 | 이중화된 버스를 통한 데이타 송수신 장치 |
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1993
- 1993-10-12 KR KR1019930021143A patent/KR960010878B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR950013295A (ko) | 1995-05-17 |
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