KR930004862A - 듀얼포트 메모리를 이용한 이중화 인터페이스 장치 - Google Patents

듀얼포트 메모리를 이용한 이중화 인터페이스 장치 Download PDF

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KR930004862A
KR930004862A KR1019910014083A KR910014083A KR930004862A KR 930004862 A KR930004862 A KR 930004862A KR 1019910014083 A KR1019910014083 A KR 1019910014083A KR 910014083 A KR910014083 A KR 910014083A KR 930004862 A KR930004862 A KR 930004862A
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KR
South Korea
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decoding
decoders
interface device
dual port
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Application number
KR1019910014083A
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English (en)
Inventor
김영우
Original Assignee
정용문
삼성전자 주식회사
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내용 없음.

Description

듀얼포트 메모리를 이용한 이중화 인터페이스 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명이 적용되는 이중화 시스템의 블럭도,
제3도는 본 발명의 이중화 인터페이스 장치도.

Claims (2)

  1. 이중화 프로세서를 구비한 통신 시스템의 인터페이스 장치에 있어서, 로칼 메모리 기능을 갖는 제1-2듀얼포트 메모리(50,51)와, VME버스(101)상에 연결되어 제1-2디코딩 데이타를 출력하는 제1-2디코딩부(110,210)와, 상기 제1-2디코딩부(110,210)의 디코딩 데이타를 이중화 로직 제어 신호에 따라 절체하기 위한 제1-2버퍼(112,212)와, 상기 버퍼(112,212)와 상기 제1-2듀얼 포트 메모리(50,51)간에 연결되어 액티브 및 스탠바이 상태를 중재하기 위한 제1-2메모리 중재부(114,214)와, 상기 제1-2메모리 중재부(114,214)의 상태 데이타를 디코딩하기 위한 제3 및 5디코딩부(104,204)와, 상기 제3및 5디코딩부(104,204)의 디코딩 출력에 따라 액티브 및 스탠 바이 상태로 동작하여 이중화 인터페이싱 기능을 수행하는 제1-2CPU(102,202)와, 상기 제1-2CPU(102,202)의 출력 제어 신호를 디코딩하기 위한 제4및 6디코딩부(106,206)와, 상기 제4및 6디코딩부(106,206)의 디코딩 데이타를 이중화 로직 제어신호에 따라 절체하기 위한 제3-4버퍼(108,208)와, 상기 제1-4버퍼(112,212,108,208)와, 상기 제1-4버퍼(112,212,108,208)에 연결되어 이중화 로직 제어신호를 인가하는 이중화 로직(150)과, 상기 제3-4버퍼(108,208)의 출력단과 상기 VNE버스(101)간에 연결되어 상기 VME버스 라인을 중재하기 이한 제1-2시스템 버스 중재부(116,216)로 구성됨을 특징으로 하는 듀얼 포트 메모리를 이용한 이중화 인터페이스 장치.
  2. 제1항에 있어서, 상기 이중화 로직(150)이 RS플립플롭으로 구성됨을 특징으로 하는 듀얼 포트 모메리를 이용한 이중화 인터페이스 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910014083A 1991-08-14 1991-08-14 듀얼포트 메모리를 이용한 이중화 인터페이스 장치 KR930004862A (ko)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100243093B1 (ko) * 1997-09-08 2000-02-01 정선종 이중 상호 연결망을 위한 포트 중재 장치 및 그 중재방법
KR100280208B1 (ko) * 1997-12-31 2001-02-01 서평원 고속 아이피씨 데이타 버스의 중계용 리피트 회로
KR100450843B1 (ko) * 2002-02-21 2004-10-01 (주)씨앤에스 테크놀로지 비디오 코덱 프로세서와 프로토콜 프로세서간의인터페이싱 아키텍쳐

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