KR0141288B1 - 내부버스 확장형태를 갖는 이중화된 제어장치 - Google Patents

Abstract

본 발명은 전전자 교환기등의 통신 시스템에 적용되는 메모리 공유형태의 이중화된 제어장치에 관한 것이다.

이를 위하여 본 발명은, CPU와 메모리 모듈을 각각 구비한 콘트롤 모듈이 이중화되어 있는 제어장치에 있어서, 각 콘트롤 모듈은 상기 메모리 모듈의 내외 포트인 제1 및 제2 버퍼와, CPU의 입출력 포트로 작용하는 제3버퍼와, 제1버퍼와 CPU를 연결하는 내부버스와, CPU에 연결되는 내부 버스 중재기와, 제1 및 2버퍼를 제어하여 메모리 모듈의 데이타를 갱신하는 디코더 및 메모리 제어부를 포함한다.

따라서, 본 발명에 따른 이중화된 제어장치는, 그 구성이 간단하여 설계가 용이하며, 또한 신뢰성을 향상시킬 수 있는 장점이 있다.

Description

내부버스 확장형태를 갖는 이중화된 제어장치

제1도 및 제2도는 종래 기술에 따른 블록 구성도

제3도는 본 발명에 따른 제어장치의 블록구성도

*도면의 주요부분에 대한 부호의 설명

11, 21: CPU 12,22: 내부버스 중재기

13, 23: 디코더 14, 24: 메모리 제어부

15, 25: 메인 메모리 모듈 16, 17, 18, 26, 27, 28: 버퍼

19, 29: 내부버스

본 발명은 전전자 교환기등의 통신 시스템에 적용되는 메모리 공유형태의 이중화된 제어장치에 관한 것으로서, 특히, 그 구성이 더욱 간단해지고 신뢰성이 향상된 내부 버스의 확장 형태를 갖는 이중화된 제어장치에 관한 것이다.

일반적으로, 전전자 교환기의 제어장치는 신뢰성 향상을 위해 고장 감내방법으로 매순간 이중화된 상대편에 동일한 데이타로 메모리를 유지시킴으로써 주 동작측에 이상이 발생하여 정상으로 동작되지 못할 때 상대측이 이를 넘겨받아 주 동작측으로 동작하게 하여 서비스의 연속성을 제공하는 이중화 구조로 설계한다.

제1도 및 제2도는 종래의 이중화 구조를 갖는 제어장치의 블록 구성도이다.

제1도는 주 콘트롤 모듈(1, 6), 메모리 모듈(2, 5), 이중화 채널 모듈(3, 4)이 각각 이중화로 구현된 제어장치의 구조를 나타낸 것으로, 구체적으로는 CPU가 탑재된 주 콘트롤 모듈(1, 6)과, 대용량의 데이타를 저장하는 메모리 모듈(2, 5)과, 이중화를 위한 연결통로를 제공하는 이중화 채널 모듈(3, 4)의 3개의 모듈이 이중화된 것이다.

일측(이하, A측이라 함)의 제어장치를 구성하는 모듈들은 A버스를 통해 연결되고, 다른 측(이하, B측이라 함)의 제어장치를 구성하는 모듈들은 B버스를 통해 연결되어 서로 간의 데이타를 주고받는다.

A측의 제어장치 혹은 B측의 제어장치의 주 콘트롤 모듈이 상대편에 데이타를 동일하게 유지시키기 위해 이중화 채널 모듈(3, 4)에서 C채널을 열고 A, B버스를 연결시켜 주어야하며, 또한 메모리의 동일성을 유지하여야 하는데, 메모리의 동일성을 유지하기 위한 동작은 다음과 같다.

상기에서, 주 동작하는 제어장치가 A측이고, 대기상태의 제어장치가 B측일 때, A측의 주 콘트롤 모듈(1)이 자기측 메모리 모듈(2)과 상대편 메모리 모듈(5)에 동일 데이타를 유지하기 위하여는 C채널 및 B버스를 점유해야 한다. 이를 점유하기 위해서는 이중화 채널 모듈(3)을 통해 상대측 주 콘트롤 모듈(6)에 B버스를 요구한다. 이때, 주 콘트롤 모듈(6)은 B버스를 사용하고 있지 않을 경우, B버스의 점유를 허락한다. 이에 따라 주 콘트롤 모듈(1)은 점유된 B버스를 이용하여 A버스→C채널→B버스를 통해 B측 제어장치의 메모리 모듈(5)에 메모리 모듈(2)과 동일한 데이타를 써준다.

제2도는 제1도의 구성보다 발전된 구성을 도시하였는데, 즉, 상기 제1도에서의 C채널은 도면에서의 D채널에 해당하며 이 D채널을 통해, A, B측의 CPU(7, 8)가 상대방 메모리에 접근할 수 있도록 되어 있으며, 제1도의 A버스와 B버스에 해당하는 부분은 도면에서의 E버스와 F버스이며 이는 상대편에서 메모리에 접근하는 경로인 D채널과 분리 구성되어 있다.

이와 같은 제2도의 구조는 메모리 모듈(9)에 대해서는 버퍼a, 버퍼b, 버퍼c를 통해, 메모리 모듈(10)에 대해서는 버퍼d, 버퍼e, 버퍼f를 통해 접근이 되어야 하므로 버퍼a, 버퍼b, 버퍼c(혹은 버퍼d, 버퍼e, 버퍼f)중의 하나만 접근이 될 수 있도록 하는 조정, 중재 로직이 설계되어 있다. 이 조정, 중재 로직을 통해 메모리의 동일성을 유지시켜 주는 동작은 다음과 같다.

주 동작하는 부분이 A측이고 대기 상태 부분이 B측일 때, A측 메모리 모듈(9)과 B측 메모리 모듈(10)에 동일 데이타를 유지하기 위하여 A측 CPU(7)는 B측 메모리에 연결된 메모리 버스를 점유하여야 한다. 이를 점유하기 위하여 경로, 버퍼a→버퍼b→버퍼d를 거쳐 B측의 조정 회로에 메모리 버스의 점유를 요구한다. 이 때 B측의 조정회로는 B측 버스를 사용하지 않을 때 점유권을 허락한다. 즉, A측의 CPU(7)는 버퍼a→메모리 모듈(9)의 경로로 데이타를 써줌과 동시에 버퍼a→버퍼b→버퍼d→메모리 모듈 (10)에 데이타를 써줌으로 매 순간 동일 데이타를 유지할 수 있다.

상기와 같은 종래 기술은 제1도에서 도시한 3개의 모듈 형태에서 경제성 향상을 위해 메모리 접근 방식을 변형시켜 제2도에서와 같이 한 개로 모듈화한 구성으로 발전된 것이다.

그러나, 신뢰성이 가장 중요한 요인인 이중화 구조에 있어서는 메모리를 접근할 수 있는 부분이 제1도에서의 A버스 혹은 B버스를 통한 경로 한 개에서 제2도의 버퍼a, 버퍼b, 버퍼c(버퍼d, 버퍼e, 버퍼f)의 세 개로 확장된 구조로 이루어져 조정, 중재 회로의 복잡성이 가중되고 설계가 용이하지 않아 오히려 이로 인하여 신뢰성이 저하되어 이중화 구조의 핵심인 메모리 모듈 갱신에 대한 에러 발생률이 메모리 주변에 집중된다. 즉, 종래 기술은 설계 기술의 난이도를 증가시키고 제어 부분의 복잡성을 가중시킴으로 메모리에 접근할 수 있는 부분이 세 개까지 증가함에 따라 신뢰도가 저하되는 문제점이 있었다.

따라서, 본 발명의 목적은 설계가 용이하며 신뢰성을 향상시킬 수 있도록 구성된 이중화 제어장치를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 내부버스 확장형태를 갖는 이중화 된 제어장치는, 메모리 모듈 및 상기 메모리 모듈에 저장된 데이타를 갱신하기 위한 제어 데이타를 발생하는 CPU를 구비한 각각의 콘트롤 모듈이 이중화되어 있는 내부버스 확장형태를 갖는 이중화된 제어장치에 있어서 각 콘트롤 모듈은, 상기 CPU의 제어에 따라 상기 메모리 모듈의 내외 포트로 작용하는 제1 및 제 2 버퍼와; 상기 제1버퍼와 상기 CPU를 연결하는 내부버스와; 상기 CPU에 연결되어 상기 CPU의 제어에 따라 상기 내부버스를 중재하여 상기 CPU 또는 상대측의 CPU가 상기 내부버스를 점유하도록 하는 내부버스중재기와; 상기 내부버스에 접촉되며, 상기 CPU가 마스터일 경우 상기 CPU의 출력 데이타를 다른 콘트롤 모듈로 전송하는 출력포트로 작용하며, 상기 CPU가 슬래이브일 경우 다른 콘트롤 모듈의 CPU부터 제공되는 데이타를 입력하는 입력포트로 작용하는 제3버퍼와; 상기 CPU가 마스터일 경우, 상기 CPU로부터 내부버스를 통하여 제공되는 데이타 갱신을 위한 제어 데이타에 따라 상기 제1 및 제2 버퍼를 제어하여 상기 메모리 모듈의 소정 어드레스에 대한 데이타를 갱신하고, 상기 CPU가 슬래이브일 경우 상기 다른 콘트롤 모듈의 CPU에 의해 점유된 내부버스를 통하여 상기 다른 콘트롤 모듈의 CPU로부터 제공되는 데이타 갱신을 위한 제어 데이타에 따라 상기 제1 및 제2 버퍼를 제어하여 상기 메모리 모듈의 소정 어드레스에 대한 데이타를 갱신하는 디코더 및 메모리 제어부를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제3도는 본 발명에 따른 이중화된 제어장치의 블럭구성도이다.

제3도를 참조하면, CPU(11)(21)와 메인 메모리 모듈(15)(25)을 각각 구비한 콘트롤 모듈이 이중화되어 있는 제어장치는 각 콘트롤 모듈(A)(B)이, 메인메모리 모듈(15)(25)의 내외 포트인 버퍼2 및 버퍼3(16)(17), 또는, 버퍼 5 및 버퍼6(26)(27)과, C채널로 접속되는 버퍼 1 및 버퍼4(18)(28)와, CPU(11)(21)와 버퍼 1 및 버퍼4(18)(28)사이에 연결되어 CPU(11)의 제어에 따라 내부 버스를 중재하는 내부 버스 중재기(12)(22)와, 내부버스 중재기(12)(22)의 중재에 따라 버퍼2 및 버퍼 6(16)(26)과 CPU(11)(21)를 버퍼 1 및 버퍼 4(18)(28)와 연결하는 내부버스(19)(29)와, CPU(11)(21)로부터 출력된 제어데이타에 따라 버퍼 2 및 버퍼 5(16)(26)를 제어하는 디코더(13)(23) 및 메모리 제어부(14)(24) 및 버퍼2 및 버퍼5(16)(26)를 통한 메모리 제어부(14)(24)의 제어에 따라 CPU(11)(21)의 요구에 의한 데이타를 갱신하는 메인 메모리 모듈(15)(25)을 구비한다.

상기와 같이 구성되는 본 발명의 작용 효과를 살펴보면 다음과 같다.

소프트 웨어에서 가변될 수 있는 설정에 의해 양측의 CPU(11)(21)중 하나가 마스터가 될 수 있으며 마스터가 된 CPU(11)(21)는 상대측 콘트롤 모듈로 내부 버스 사용을 요구할 수 있다. 즉, A측의 CPU(11)가 마스터라면 내부 버스(19)→버퍼2(16)를 거쳐 자기 측 메모리 모듈(15)에 데이타를 갱신하게 되고, 동시에 버퍼1(18)→C채널→버퍼4(28)를 통해 제어 신호를 출력하여 상대측 내부 버스 중재기(22)에 내부 버스(29)의 사용을 요구하게 된다. 내부 버스(29)의 사용을 요구받은 상기 로컬 버스 중재기(22)와 CPU(21)는 자기측 내부 버스(29)의 사용을 CPU(11)에 허가하고 휴지(IDLE)상태로 천이된다.

상대측 내부 버스(29)를 점유한 CPU(11)는 버퍼1(18) 및 버퍼4(28), 내부버스(29) 및 버퍼5(26)를 통하여 제어 데이타, 즉, 읽기 또는 쓰기 제어신호를 메모리 제어부(24)로 제공하고, 또한, 초기화 신호 또는 어드레스 신호를 디코더(23)로 제공하므로써 메모리 제어부(24)에 데이타 갱신을 요청한다.

즉, 디코더(23)는 CPU(11)로부터 제공된 초기화 신호 또는 어드레스 신호를 디코딩하여 메모리 제어부(24)로 제공하고, 메모리 제어부(24)는 읽기 또는 쓰기 제어신호 및 디코더(23)로부터 제공된 초기화 신호 또는 어드레스 신호에 따라 CPU(11)로부터의 데이타 갱신 요청을 인지한다.

이에 따라, 초기화 신호 또는 어드레스 신호등의 메모리 갱신 요청신호를 받은 메모리 제어부(24)는 제어신호를 발생하여 버퍼5(26)를 열고 버퍼 6(27)을 막은 후 상기 어드레스 신호에 대응하는 메인 메모리 모듈(25)의 해당 어드레스에 대하여 초기화 또는 쓰기를 행하므로써 데이타를 갱신한다.

또한, B측 CPU(21)가 마스터일 경우에는 상술한 바와 같은 동일한 과정으로 A측 콘트롤 모듈에 대하여 데이타 갱신을 수행하므로 이하 설명은 생략한다.

따라서, 상기와 같이 구성되어 동작하는 본 발명은, 이중화된 제어장치에 있어서 마스터측에서 슬레이브 측의 CPU 내부버스를 점유하는 이중화 구조로 상대측 자원을 자기측 자원처럼 동일하게 취급할 수 있어, 외부 버스의 확장형태를 띤 기존의 이중화 구조에 비해 설계가 용이하고, 제어로직의 복잡성을 제거할 수 있으므로 로직회로의 통합이 손쉬워 보다 경제성이 향상되고, 신뢰성 있는 이중화 장치를 구현할 수 있는 효과를 가진다.

Claims (1)

1. 메모리 모듈 및 상기 메모리 모듈에 저장된 데이타를 갱신하기 위한 제어 데이타를 발생하는 CPU를 구비한 각각의 콘트롤 모듈이 이중화되어 있는 내부버스 확장형태를 갖는 이중화된 제어장치에 있어서, 각 콘트롤 모듈은, 상기 CPU의 제어에 따라 상기 메모리 모듈의 내외 포트로 작용하는 제1 및 제2 버퍼와; 상기 제1 버퍼와 상기 CPU를 연결하는 내부버스와; 상기 CPU에 연결되어 상기 CPU의 제어에 따라 상기 내부버스를 중재하여 상기 CPU 또는 상대측의 CPU가 상기 내부버스를 점유하도록 하는 내부버스 중재기와; 상기 내부버스에 접속되며, 상기 CPU가 마스터일 경우 상기 CPU의 출력 데이타를 다른 콘트롤 모듈로 전송하는 출력포트로 작용하며, 상기 CPU가 슬래이브일 경우 다른 콘트롤 모듈의 CPU부터 제공되는 데이타를 입력하는 입력포트로 작용하는 제3 버퍼와; 상기 CPU가 마스터일 경우, 상기 CPU로부터 내부버스를 통하여 제공되는 데이타 갱신을 위한 제어 데이타에 따라 상기 제1 및 제2 버퍼를 제어하여 상기 메모리 모듈의 소정 어드레스에 대한 데이타를 갱신하고, 상기 CPU가 슬래이브일 경우 상기 다른 콘트롤 모듈의 CPU에 의해 점유된 내부버스를 통하여 상기 다른 콘트롤 모듈의 CPU로부터 제공되는 데이타 갱신을 위한 제어 데이타에 따라 상기 제1 및 제2 버퍼를 제어하여 상기 메모리 모듈의 소정 어드레스에 대한 데이타를 갱신하는 디코더 및 메모리 제어부를 포함하는 이중화된 제어장치.