KR100242419B1

KR100242419B1 - 비동기전송모드교환기의다중화/역다중화보드에사용하기위한이중화장치및이중화제어방법

Info

Publication number: KR100242419B1
Application number: KR1019970003496A
Authority: KR
Inventors: 김춘호
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-01-31
Filing date: 1997-01-31
Publication date: 2000-02-01
Also published as: KR19980067455A

Abstract

비동기전송모드(ATM)교환기의 다중화/역다중화 보드에 사용하기 위한 이중화 장치 및 그 이중화 제어방법이 개시되어 있다. 본 발명은 다중화/역다중화 보드를 이중화시키는 경우에 프로세스의 성능이 감소됨이 없이도 버스 중재 기능을 수행할 수 있으며, 또한 스탠바이 보드의 고장으로 인해 액티브 보드의 고장이 유발됨을 방지하기 위한 것이다. 본 발명에 따르면, 다중화/역다중화 보드들이 액티브 보드와 스탠바이 보드로서 이중화 구조된다. 상기 액티브 보드 및 상기 스탠바이 보드 각각은; 프로세서와, 자신측 보드의 프로세서 및 상대측 보드의 프로세서의 억세스 요구에 의한 데이터를 쓰거나 읽을 수 있는 이중화 메모리와, 상기 자신측 보드의 프로세서와 상기 이중화 메모리의 사이 및 상기 상대측 보드의 프로세서와 상기 이중화 메모리의 사이에 구비되고, 상기 이중화 메모리의 어드레스를 구동하기 위한 단방향 버스 드라이버와, 상기 자신측 보드의 프로세서와 상기 이중화 메모리의 사이 및 상기 상대측 보드의 프로세서와 상기 이중화 메모리의 사이에 구비되고, 상기 이중화 메모리에 대한 데이터의 억세스를 가능하게 하는 양방향 버스 드라이버와, 상기 프로세서들에 의한 상기 이중화 메모리에 대한 억세스 요구의 충돌시 먼저 억세스를 요구한 프로세서에 억세스를 허락하고 상기 먼저 억세스를 요구한 프로세서에 의한 억세스가 끝난 후에 다른 프로세서에 의한 억세스를 허락하여 상기 이중화 메모리 억세스 서비스가 이루어지도록 중재하는 메모리 중재회로로 구성된다. 그리고 상기 이중화 장치는 상기와 같이 구성되는 보드들과 함께, 상기 액티브 보드와 상기 스탠바이 보드중의 어느 한 보드에서의 절체에 의해 두 보드 모두에서 동시에 절체가 이루어지도록 하는 이중화 절체회로를 포함하여 이루어진다.

Description

비동기전송모드교환기의 다중화/역다중화 보드에 사용하기 위한 이중화 장치 및 이중화 제어방법 {DULPICATION APPARATUS AND CONTROL MRTHOD THEREOF FOR USE IN MULTIPLEXING/DEMULTPLEXING BOARDS OF ASYNCHRONOUS TRANSFER MODE SYSTEM}

본 발명은 비동기전송모드교환기에 관한 것으로, 특히 여러 가입자보드를 수용하는 다중화/역다중화 보드를 이중화시키기 위한 이중화 장치 및 그 이중화 제어방법에 관한 것이다.

일반적으로 광대역종합정보통신망(Broadband Integrated Services Digital Network: BIDSN)의 구현에 있어서 비동기전송모드(Asynchronous Transfer Mode: ATM)기술은 핵심적인 기술로서, 현재 교환 및 전송 분야에 많이 적용되고 있는 추세에 있다. 이러한 ATM기술을 사용하는 교환기에 있어서 저속의 ATM 가입자를 고속의 ATM장치에 접속하기 위해서는 다중화/역다중화 기능이 필요하다. ATM교환기내에는 이러한 기능의 구현을 위한 소위 다중화/역다중화 보드가 구비된다. 또한 가입자 보드들을 제어하고, 각 가입자보드의 상태를 감시하는 기능이 필요하다. 이러한 기능들은 높은 신뢰성이 요구되며, 항상 서비스될 수 있도록 하여야 하기 때문에 일반적으로 이중화 구조로 설계된다.

도 1은 종래 기술에 따른 ATM교환기의 다중화/역다중화 보드가 이중화 모듈로서 구조된 구성을 보여주는 도면이다.

도 1을 참조하면, 이중화 모듈 사이의 상호연결은 데이터채널 D-CH(Data Channel)과, 시리얼채널 S-CH(Serial Channel)과, 상호상태를 알리는 인터럽트채널 XINT0,1을 통해 이루어진다. 여기서, D-CH은 시스템버스의 확장형태로 구성되며 이중화 운용시 이 채널을 이용하여 프로세스 모듈 상호간의 데이터의 일치성을 유지하거나, 시스템버스를 통하여 상대측 프로세스의 리소스(resource)를 접근 가능케 한다. S-CH은 이중화된 중앙프로세싱(central processing) 모듈간의 직접메시지를 교환할 수 있는 비동기식 데이터 전송을 제공한다. XINT0,1(Cross Interrupt 0,1)은 이중화된 중앙프로세싱 모듈간의 직접 인터럽트를 교환할 수 있는 채널을 제공한다.

이러한 이중화 모듈사이의 상호동작은 데이터 일치성을 유지하기 위하여 액티브(active)(예를 들어, A Side) 보드의 프로세스 110이 데이터를 메인메모리 120에 쓸 때는 D-CH을 이용하여 스탠바이(stand-by) 보드의 메인메모리 120에도 동시에 쓰여질 수 있도록 한다. 한편 자신(A Side)의 프로세스 110과 상대방(B Side)의 프로세스 110은 동시에 메인메모리 120을 억세스할 수 있으므로, 이들 양자간의 메모리 사용을 중재(arbitration)하는 기능이 필요하다. 이때 이중화 모듈간의 메시지 교환은 RS-232C와 같은 비동기 통신용 소자 150을 통해 이루어진다.

상기와 같은 이중화 구조를 가지는 다중화/역다중화 보드의 액티브측과 스탠바이측이 공유하여야 할 데이터들로는 호 연결관련 데이터, 가입자 보드제어 및 상태관련데이터, 성능관련데이터 등이 있다. 이때 이중화 절체는 신속하고 정확하게 이루어져야 ATM셀의 손실을 최소화하게 된다.

도 2는 상기 도 1에 도시된 바와 같이 이중화 구조를 가지는 다중화/역다중화 보드의 절체를 제어하기 위한 회로의 구성을 보여주는 도면이다.

도 2를 참조하면, 이중화 절체 제어회로는 제어신호 OACS(Other side Active Control Signal), SACS(Self side Active Control Signal)를 배타적 논리합회로 E(Exclusive)-OR의 입력으로 받아서 ACT신호의 이중화상태(Active 또는 Stand-by)를 결정하게 된다. 이중화 절체는 액티브 보드 또는 스탠바이 보드에서 이루어질 수 있다. 이때 절체동작은 절체하고자 하는 쪽에서 OACS와 SACS의 상태를 변화시켜 도 2에 도시된 바와 같이 배타적 논리합회로 E-OR에 입력시킴으로써 자신과 상대방의 이중화상태를 변화시키게 된다.

전술한 바와 같은 종래 기술에 따른 다중화/역다중화 보드의 이중화 제어회로는 하기와 같은 문제점이 있다.

문제점 1) 액티브 보드의 프로세스가 메인메모리에 데이터를 쓸 때는 스탠바이 보드의 메인메모리에도 똑같이 데이터를 써야 하기 때문에, 메인메모리를 액티브 보드의 CPU가 사용할 것인지 아니면 스탠바이 보드의 CPU가 사용할 것인지 여부를 결정하기 위한 버스 중재기능이 요구된다. 이 중재기능을 수행하기 위해서는 CPU가 메인메모리를 억세스할 때마다 2∼3클럭의 CPU싸이클이 소모되며, 스탠바이보드의 메인메모리에 유효한 데이터가 쓰여지게 할려면 자신의 메인메모리를 억세스하는 시간보다 많은 CPU싸이클이 소모되므로 프로세스의 성능을 감소시킨다.

문제점 2) 스탠바이보드에서도 액티브보드의 메인메모리를 직접 억세스할 수 있는 경로가 제공되기 때문에 스탠바이보드의 고장으로 인하여 스탠바이보드의 CPU가 메인메모리에 어떤 데이터 값을 쓰게되면 액티브보드의 CPU를 죽일 우려가 있어 고장을 일으킬 수도 있다.

문제점 3) 이중화 프로세싱 모듈사이의 메시지 교환을 위하여 별도의 비동기 통신채널이 필요하기 때문에 비동기 통신기능을 위한 칩셋이 구비되어야 한다.

문제점 4) 이중화 절체에 있어서 상대편 보드의 액티브 제어신호 OACS는 항상 일정한 상태를 유지하여야 각 보드의 액티브/스탠바이 상태가 일정하게 유지될 수 있다. 그런데 스탠바이 보드를 탈/실장하는 경우에는 순간적으로 상대편 보드 액티브 제어신호 OACS가 불안정한 상태에 놓이기 때문에 각 보드의 액티브/스탠바이 상태가 변화될 수 있다.

문제점 5) 전원 입력 후 또는 보드 실장 후에 상대편 보드 액티브 제어신호 OACS와 자기 보드 액티브 제어신호 SACS가 초기화되기 전까지는 두 보드가 동시에 액티브되거나 디액티브될 수 있다. 두 보드가 동시에 액티브될 때에는 백보드(back board)로 신호를 드라이브(drive)하는 소자들은 동시에 양쪽에서 같이 드라이브하게 된다. 즉, 한쪽은 하이상태로 드라이버하고, 다른 한쪽은 로우상태로 드라이버하게 되며, 이에 따라 드라이버소자가 파괴될 수 있다.

따라서 본 발명의 목적은 ATM교환기에서 다중화/역다중화 보드를 이중화함에 있어 프로세스의 성능이 감소됨이 없이도 버스 중재 기능을 수행할 수 있도록 하는 이중화 장치 및 그 이중화 제어 방법을 제공함에 있다.

본 발명의 다른 목적은 ATM교환기에서 다중화/역다중화 보드를 이중화함에 있어 스탠바이측의 고장으로 인해 액티브측의 고장이 유발됨을 방지하는 이중화 장치 및 그 이중화 제어 방법을 제공함에 있다.

본 발명의 또다른 목적은 ATM교환기에서 다중화/역다중화 보드를 이중화함에 있어 이중화 모듈 사이의 메시지 교환을 위해 요구되는 비동기 통신기능을 가진 칩셋을 불필요하게 하는 이중화 장치 및 그 이중화 제어 방법을 제공함에 있다.

본 발명의 또다른 목적은 ATM교환기에서 다중화/역다중화 보드를 이중화함에 있어 스탠바이보드의 탈/실장에 따라 이중화 절체동작이 불안정하게 됨을 방지하는 이중화 장치 및 그 이중화 제어 방법을 제공함에 있다.

본 발명의 또다른 목적은 ATM교환기에서 다중화/역다중화 보드를 이중화함에 있어 두 보드가 동시에 액티브상태로 됨을 방지하는 이중화 장치 및 그 이중화 제어 방법을 제공함에 있다.

이러한 목적들을 달성하기 위한 본 발명은 하기와 같은 방법을 통해 전술한 종래 기술의 문제점을 해결하기 위한 이중화 장치를 제안한다.

첫째, 메인메모리를 액티브 보드와 스탠바이 보드가 공유하지 않도록 하며, 이중화메모리를 별도로 두어 이중화데이터를 공유하도록 한다.

둘째, 스탠바이보드의 CPU는 액티브보드의 메인메모리를 직접 억세스할 수 없도록 한다.

셋째, 이중화 메모리를 이용하면 별도의 이중화 메시지 통신을 위한 채널이 필요없다.

넷째, ACT신호를 제어함에 있어 상대편 보드 액티브제어신호 OACS의 어떤 상태(″하이″ 또는 ″로우″)가 계속 유지되어야 ACT신호의 상태(액티브 또는 스탠바이)를 유지하는 것이 아니라 ACT신호 상태변화가 필요할 때, 즉 이중화 절체가 필요할 때만 상대편 보드 액티브 제어신호 OACS를 참조하도록 한다.

다섯째, ACT신호는 전원공급 후 또는 보드실장시는 파워온리셋에 의하여 디액티브(스탠바이상태)되도록 하고, 프로세스가 정상동작된 후에 ACT신호의 상태(액티브 또는 스탠바이)를 소프트웨어로 결정하도록 한다.

도 1은 종래 기술에 따른 비동기전송모드교환기의 다중화/역다중화 보드를 이중화시키기 위한 장치의 구성을 보여주는 도면.

도 2는 도 1에 도시된 다중화/역다중화 보드의 이중화 절체동작을 제어하는 회로의 구성을 보여주는 도면.

도 3은 본 발명에 따라 비동기전송모드교환기의 다중화/역다중화 보드를 이중화시키기 위한 장치의 구성을 보여주는 도면.

도 4는 도 3에 도시된 이중화메모리 블록의 구성을 상세하게 보여주는 도면.

도 5는 도 4에 도시된 메모리 중재회로의 구성을 상세하게 보여주는 도면.

도 6은 본 발명에 따른 이중화 절체회로의 구성을 보여주는 도면.

도 7은 도 6에 도시된 이중화 절체회로의 동작타이밍을 보여주는 도면.

이하 본 발명의 바람직한 실시예의 상세한 설명을 첨부된 도면들을 참조하여 설명할 것이다. 하기에서 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라고 가능한한 동일한 부호를 사용하고 있음에 유의하여야 한다. 또한 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

먼저, 본 발명을 구체적으로 설명하기에 앞서서 후술되는 설명에서 사용되는 신호들은 다음과 같이 정의된다.

Self_GR/Other_GR : 자신측(셀프측) 보드/상대측 보드의 이중화메모리 억세스 허락신호

Self_REQ/Other_REQ : 자신측(셀프측) 보드/상대측 보드의 이중화메모리 요구신호

Self_GR_D/Other_GR_D : 자신측(셀프측) 보드/상대측 보드의 이중화메모리 억세스 허락 지연신호

Other_DUP_M(Memory)_REQ : 상대측 보드의 이중화 메모리 요구신호

CA(0:15)/MA(0:15) : 자신측(셀프측) 보드/상대측 보드의 이중화메모리 어드레스

CD(0:7)/MD(0:7) : 자신측(셀프측) 보드/상대측 보드의 이중화메모리 데이터

DUMA(0:14) : 이중화메모리 어드레스

DUMD(0:7) : 이중화메모리 데이터

ACT_DATA : 이중화 제어데이터

ACT_CTR : 이중화 제어데이터를 래치하기 위한 제어신호

다음에, 첨부된 도면들을 참조하여 본 발명에 따른 이중화 장치 및 그 이중화 제어 방법에 대하여 상세하게 설명한다.

도 3은 본 발명에 따라 ATM교환기의 다중화/역다중화 보드를 이중화시키기 위한 장치의 구성을 보여주는 도면이다.

도 3을 참조하면, 본 발명에 따른 이중화 장치는 도 1에 도시된 종래 기술에 따른 이중화 장치와는 달리 버스 중재회로 140 및 비동기 통신용 소자 150을 구비하고 있지 않음을 알 수 있다. 그리고 본 발명에 따른 이중화 장치는 도 4에 도시된 바와 같은 이중화 메모리 162를 이용하여 이중화 데이터를 공유하는 구조를 가지는 것을 특징으로 한다.

다시 말하면, 본 발명에 따라 ATM교환기의 다중화/역다중화 보드를 이중화시키기 위한 장치는 도 3에 도시된 바와 같이 각각이 메인메모리 120을 적어도 포함하는 액티브 보드와 스탠바이 보드로 구조된다. 이러한 이중화 장치는 액티브 보드와 스탠바이 보드간의 이중화데이터를 상기 메인메모리 120을 이용하는 대신에 별도로 구비된 이중화메모리를 이용하여 공유하는 것을 특징으로 한다.

도 4는 도 3에 도시된 이중화 메모리블럭 160의 구성을 보다 상세하게 보여주는 도면이다.

도 4를 참조하면, 이중화 메모리블럭 160은 이중화메모리 162와, 단방향 버스 드라이버 164,168과, 양방향 버스 드라이버 166,170과, 메모리 중재회로 200으로 구성된다. 상기 이중화 메모리 162는 자신측 보드의 프로세스와 상대측 보드의 프로세스 양쪽에서 데이터를 억세스할 수(쓰거나 읽을 수) 있는데, 이때 이중화 메모리 162는 억세스 허락을 받은 쪽에서만 사용할 수 있다. 왜냐하면, 이중화 메모리 억세스요구의 충돌이 일어나면 메모리 중재회로 200에 의하여 중재되어 먼저 억세스를 요구한 쪽에 억세스 허락이 이루어지고, 나중에 요구한 쪽은 기다리게하고 먼저 요구한 쪽의 이중화 메모리 억세스 서비스가 끝난 후에 나중에 요구한 쪽으로 억세스 허락이 이루어진다.

상기 이중화 메모리 162는 32킬로바이트(KByte)의 에스램(SRAM: Static Random Access Memory)으로 구현될 수 있다. 이때 이중화 메모리 162의 버스 구분은 어드레스의 경우는 단방향 버스 드라이버 164,168에 의해, 데이터는 양방향 버스 드라이버 166,170에 의해 구분된다. 즉 단방향 버스 드라이버 164,168은 이중화 메모리 162의 억세스를 위한 어드레스 CA(0:15),MA(0:15)를 구동하며, 양방향 버스 드라이버 166,170은 이중화 메모리 162에 대한 데이터의 억세스를 가능하게 한다. 이러한 버스 구분은 상대편 이중화 메모리가 억세스할 때는 백보드를 통하여 억세스하여야 하기 때문에 버스의 드라이버 능력이 크게 필요하므로 어드레스는 단방향 버스드라이버, 데이터는 양방향 버스드라이버를 이용한 것이다. 상기 단방향 버스드라이버 164,168은 74F244로 구현될 수 있으며, 상기 양방향 버스 드라이버 166,170은 74F245로 구현될 수 있다. 상기 이중화 메모리 162의 제어는 전술한 바와 같이 메모리 중재회로 200에 의해 이루어진다.

도 5는 도 4에 도시된 이중화 메모리 중재회로 200의 구성을 보다 상세하게 보여주는 도면이다. 상기 메모리 중재회로 200은 입력신호를 입력하여 하기 〈표 1〉에 도시된 바와 같은 관계에 따른 출력신호를 출력하는 회로로서, EPLD(Electronic Programmable Logic Device)로서 구현된 예를 보여주고 있다.

Self_GR CLK	CLK
Self_GR	(Self_REQ ＆ Self_GR) +(Self_REQ ＆ /Other_GR ＆ /Other_GR_D)
Self_GR_D	Self_GR
Other_GR CLK	CLK
Other_GR	(Other_REQ ＆ Other_GR) +(Other_REQ ＆ /Self_REQ ＆ /Self_GR ＆ /Self_GR_D)
Other_GR_D	Other_GR

상기 〈표 1〉에서 참조부호 ″＆″는 앤드게이트에 의해 연산됨을 나타내며, ″+″는 오어게이트에 의해 연산됨을 나타내며, ″/″는 인버터에 의해 신호가 반전됨을 나타낸다. 그리고 ″Self_REQ ＆ Self_GR″은 앤드게이트 202의 연산결과를 나타내며, ″Self_REQ ＆ /Other_GR ＆ /Other_GR_D″는 앤드게이트 210의 연산결과를 나타내며, ″Other_REQ ＆ Other_GR″은 앤드게이트 224의 연산결과를 나타내며, ″Other_REQ ＆ /Self_REQ ＆ /Self_GR ＆ /Self_GR_D″는 앤드게이트 222의 연산결과를 나타낸다.

도 6은 전술한 도 3 내지 도 5에 도시된 바와 같이 이루어지는 본 발명에 따라 ATM교환기의 다중화/역다중화 보드가 이중화될 시 이 이중화 보드의 절체 동작을 제어하기 위한 이중화 절체회로의 구성을 보여주는 도면이다. 이 이중화 절체회로도 EPLD로서 구현될 수 있다.

도 6에서 ACT_DATA는 이중화 메모리 162의 데이터 MD(0:7)(MDO∼MD7)을 나타내며, ACT_CTR은 이중화 메모리 162의 어드레스 MA(0:15)(MA0∼MA15)와 제어신호를 나타내고, RESET은 리셋신호를 나타낸다. 그리고 입력신호와 출력신호간의 관계는 하기의 〈표 2〉에 도시된 바와 같다.

ACT.PTCLK	CTR_CLK
ACT.RE	RESET
ACT	(Self_CPU_AS ＆ Other_DUP_Memory_REQ ＆ CA15 ＆ /CA14＆ CD0)+ (Other_CPU_AS ＆ Other_REQ ＆ MA15 ＆ /MA14 ＆ MD1)
CTR_CLK	(Self_CPU_AS ＆ Other_DUP_Memory_REQ ＆ CA15 ＆ /CA14)+ (Other_CPU_AS ＆ Other_REQ ＆ MA15 ＆ /MA14)

상기 〈표 2〉에서 (Self_CPU_AS ＆ Other_DUP_Memory_REQ ＆ CA15 ＆ /CA14＆ CD0)는 셀프측 이중화 제어데이터이고, (Other_CPU_AS ＆ Other_REQ ＆ MA15 ＆ /MA14 ＆ MD1)은 다른측 이중화 제어데이터이고, (Self_CPU_AS ＆ Other_DUP_Memory_REQ ＆ CA15 ＆ /CA14)는 셀프측의 이중화 데이터를 래치하기 위한 제어신호이고, (Other_CPU_AS ＆ Other_REQ ＆ MA15 ＆ /MA14)는 다른 측의 이중화데이터를 래치하기 위한 제어신호이고, ″RESET″은 파워온리셋으로 디액티브시키기 위한 신호이다.

도 7은 상기 도 6에 도시된 바와 같이 이루어지는 본 발명에 따른 이중화 절체회로의 동작타이밍을 보여주는 도면이다. 여기서 ACT_DATA는 이중화 제어데이터이고, ACT_CTR은 이중화데이터를 래치하기 위한 제어신호이다.

상기 도 3 내지 도 7에 도시된 바와 같이 이루어지는 본 발명에 따라 다중화/역다중화 보드를 이중화시키기 위한 제어회로의 동작을 상기 도 3 내지 도 7을 참조하여 설명하면 하기와 같다.

도 3을 참조하면, 액티브 보드의 프로세스는 이중화되어야 할 데이터들 - 호 연결관련 데이터, 가입자보드 제어 및 상태관련 데이터, 성능관련 데이터 등 - 이 발생되면 셀프측에 있는 이중화 메모리에 그 데이터들을 쓰고 상대측으로 인터럽트를 발생시킨다. 그러면, 스탠바이 보드의 프로세스는 상대측에 있는 이중화 메모리에서 데이터를 읽어들여 자신의 이중화 메모리에 그 읽어들인 데이터를 쓰고, 응답메시지를 상대측에 있는 이중화 메모리에 쓰고 상대측으로 인터럽트를 발생시켜 통신한다. 스탠바이 보드는 액티브 보드와 똑같은 상태를 유지하면서 외부로 나가는 신호만 트라이스테이트(tri-state)로 하고 이중화 절체가 일어나면 외부로 나가는 신호를 액티브시켜 서비스가 이루어지도록 한다.

스탠바이 보드의 이중화 메모리는 액티브 보드의 이중화 메모리가 억세스 실패인 경우에 사용한다. 이중화 메모리에 대한 억세스 실패가 있는 경우에 액티브 보드에서는 정기적으로 메시지를 보내고 스탠바이 보드의 응답이 있으면 정상동작중인 것을 인지하고, 일정시간 동안 응답이 없으면 실패로 인지한다. 스탠바이 보드의 이중화 메모리도 억세스 실패이면 스탠바이 보드 고장으로 인지한다.

이러한 이중화 메모리의 동작은 도 5에 도시된 바와 같이 이루어지는 메모리 중재회로 200에 의하여 억세스 허락을 받은 쪽에서만 억세스를 하며, 억세스 허락을 받은 쪽의 제어신호를 받아서 이중화 메모리 162를 제어한다. 이중화 메모리 162는 액티브 보드와 스탠바이 보드가 서로 일정한 부분으로 나누어 사용한다. 이중화 메모리 중재회로 200에서 Self_GR과 Other_GR은 CLK이 상승에지일 때 상태변화가 일어난다. 상기 〈표 1〉에서 신호들 (Self_REQ ＆ Self_GR)과 (Other_REQ ＆ Other_GR)은 메모리 억세스 허락이 되었을 때 상태를 유지하는 역할을 하고, 신호들 (Self_REQ ＆ /Other_GR ＆ /Other_GR_D)와 (Other_REQ ＆ /Self_REQ ＆ /Self_GR ＆ /Self_GR_D)는 억세스요구가 있을 때 중재하여 허락하는 역할을 하며, 신호들 (Self_GR_D)와 (Other_GR_D)는 억세스 허락신호를 한 클럭 지연시켜 억세스 허락이 중첩되지 않도록 한다. 상기 신호들 (Self_REQ ＆ Self_GR)과 (Other_REQ ＆ Other_GR)은 각각 도 5의 202와 224에 의해 출력되는 신호들이다. 상기 신호들 (Self_REQ ＆ /Other_GR ＆ /Other_GR_D)와 (Other_REQ ＆ /Self_REQ ＆ /Self_GR ＆ /Self_GR_D)는 각각 도 5의 210과 222에 의해 출력되는 신호들이다. 상기 신호들 (Self_GR_D)와 (Other_GR_D)는 각각 도 5의 208과 230에 의해 출력되는 신호들이다.

도 6 및 도 7을 참조하면, 이중화 절체회로는 액티브 보드 또는 스탠바이 보드에서 절체가 가능하며, 어느 한 쪽에서의 절체에 의해 양쪽에서 동시에 절체가 일어난다. 즉, 액티브 보드는 디액티브(deactive)되고 스탠바이 보드는 액티브 (active)된다. 액티브신호 ACT는 리셋된 후에는 항상 디액티브되고 프로그램에서 액티브시킬 때만 액티브된다.

상기 이중화 절체회로의 절체동작은 상대측 보드의 이중화 메모리 요구신호인 Other_DUP_Memory_REQ와 어드레스 A15를 하이상태로 한 후 셀프측 이중화 제어데이터인 CDO와 다른측 이중화 제어데이터인 CD1(MD1)을 하기의 〈표 3〉과 같이 제어한다. 이러한 이중화 절체동작의 타이밍은 도 7에 도시된 바와 같이 이루어진다. ACT신호는 프로그램에서 제어하여 이중화 제어데이터 ACT_DATA가 하이이고 이중화 데이터를 래치하기 위한 제어신호 ACT_CTR가 상승에지에서 액티브되고, 이중화 제어데이터 ACT_DATA가 로우이고 이중화 데이터를 래치하기 위한 제어신호 ACT_CTR가 상승에지에서 디액티브된다.

구 분	셀프측 이중화데이터CD0	다른측 이중화데이터CD1(MD1)
셀프측이 액티브	하이 ″1″	로우 ″0″
다른측이 액티브	로우 ″0″	하이 ″1″

상술한 바와 같이 본 발명은 ATM셀 다중화/역다중화 보드에서 사용자 셀서비스의 손실을 최소화하면서 보드고장시 원활한 이중화 절체를 이루어 계속 사용자 셀서비스가 이루어지도록 하는 효과가 있다. 이러한 구체적인 효과는 다음과 같다. 첫째, 별도의 이중화 메모리를 이용하여 이중화메시지를 상대방과 통신하므로 메인메모리는 자신 보드의 프로세스만 사용함으로 억세스시간을 개선하여 프로세스 성능을 높일 수 있다. 둘째, 상대편 시스템버스를 직접 억세스할 수 없으므로 자신의 고장으로 인하여 상대편을 죽일 가능성이 없다. 셋째, 각 보드에 이중화메모리를 가지게 되므로 이중화메시지 채널자체를 이중화할 수 있으므로 이중화에 대한 신뢰성을 높일 수 잇다. 넷째, 메모리 중재회로를 사용하여 일반메모리를 듀얼포트메모리와 같이 양쪽에서 억세스할 수 있다. 다섯째, 이중화 절체회로를 이용하면 수십 나노초의 게이트 딜레이 타임내에서 절체가 일어나므로 서비스중인 사용자 데이터 손실을 최소한으로 줄일 수 있다. 여섯째, 이중화 액티브 상태변화는 여러 가지 이중화 절체 제어신호들의 조건이 맞을 때만 일어나므로 보드 실/탈장시 또는 백보드의 노이즈에 의한 영향을 받지 않는다. 일곱째, 스탠바이보드 재실장시에는 파워온리셋에 의하여 디액티브되므로 보드가 초기화되기 전에 액티브되어 양쪽이 액티브되는 경우는 없다. 여덟째, 이중화 절체는 스탠바이 보드에서도 액티브 보드르 디액티브시킬 수 있고 자신도 액티브할 수 있다. 액티브 보드가 이중화 절체메시지를 스탠바이 보드로 보내지 못하고 고장이 일어났을 경우도 스탠바이 보드는 주기적으로 교환하는 이중화 메시지가 일정시간 없을 때는 액티브 보드의 고장을 인지하여 스탠바이 보드에서 이중화 절체를 이루어 계속 사용자 셀서비스를 할 수 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며 후술하는 특허청구의 범위 뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims

비동기전송모드교환기의 다중화/역다중화 보드에 사용하기 위한 이중화 장치에 있어서:

상기 다중화/역다중화 보드들이 액티브 보드와 스탠바이 보드로서 이중화 구조되며, 상기 액티브 보드 및 상기 스탠바이 보드 각각은;

프로세서와,

자신측 보드의 프로세서 및 상대측 보드의 프로세서의 억세스 요구에 의한 데이터를 쓰거나 읽을 수 있는 이중화 메모리와,

상기 자신측 보드의 프로세서와 상기 이중화 메모리의 사이 및 상기 상대측 보드의 프로세서와 상기 이중화 메모리의 사이에 구비되고, 상기 이중화 메모리의 어드레스를 구동하기 위한 단방향 버스 드라이버와,

상기 자신측 보드의 프로세서와 상기 이중화 메모리의 사이 및 상기 상대측 보드의 프로세서와 상기 이중화 메모리의 사이에 구비되고, 상기 이중화 메모리에 대한 데이터의 억세스를 가능하게 하는 양방향 버스 드라이버와,

상기 프로세서들에 의한 상기 이중화 메모리에 대한 억세스 요구의 충돌시 먼저 억세스를 요구한 프로세서에 억세스를 허락하고 상기 먼저 억세스를 요구한 프로세서에 의한 억세스가 끝난 후에 다른 프로세서에 의한 억세스를 허락하여 상기 이중화 메모리 억세스 서비스가 이루어지도록 중재하는 메모리 중재회로로 구성되며;

상기 액티브 보드와 상기 스탠바이 보드중의 어느 한 보드에서의 절체에 의해 두 보드 모두에서 동시에 절체가 이루어지도록 하는 이중화 절체회로를 포함하여 이루어짐을 특징으로 하는 이중화 장치.
각각이 이중화 메모리를 가지는 액티브 보드와 스탠바이 보드로서 이중화 구조되는 비동기전송모드교환기의 다중화/역다중화 보드를 이중화 제어하는 방법에 있어서:

데이터가 발생시 액티브 보드의 프로세서가 상기 발생된 데이터를 자신의 보드에 구비된 이중화 메모리에 쓰는 과정과;

상기 액티브 보드의 프로세서가 상기 스탠바이 보드로 인터럽트를 발생하는 과정과;

상기 인터럽트의 발생에 응답하여 상기 스탠바이 보드의 프로세서가 상기 액티브 보드의 이중화 메모리에 쓰여진 데이터를 읽어들여 자신의 보드에 구비된 이중화 메모리에쓰는 과정과;

상기 스탠바이 보드의 프로세서가 자신의 이중화 메모리에 상기 액티브 보드의 이중화 메모리에 쓰여진 데이터를 읽어들여 쓴 후 응답메시지를 발생하여 상기 액티브 보드의 이중화 메모리에 쓰는 과정과;

상기 스탠바이 보드의 프로세서가 상기 액티브 보드로 인터럽트를 발생시키는 과정을 포함함을 특징으로 하는 이중화 제어 방법.
제1항에 있어서, 상기 이중화 메모리는 에스램(SRAM)임을 특징으로 하는 이중화 장치.
제1항에 있어서, 상기 메모리 중재회로는,

상기 이중화 메모리에 대한 상기 자신측 보드의 프로세서 또는 상기 상대측 프로세서에 대한 억세스 허락신호들을 유지하는 제1수단과,

상기 제1수단에 유지되는 억세스 허락신호들을 상기 자신측 보드의 프로세서 또는 상기 상대측 프로세서에 의한 억세스 요구에 따라 중재하여 허락하는 제2수단과,

상기 자신측 보드의 프로세서 또는 상기 상대측 프로세서에 대한 억세스 허락신호를 한 클럭 지연시켜 출력함으로써 상기 프로세서들에 의한 억세스 허락신호가 중첩되지 않도록 하는 제3수단을 포함함을 특징으로 하는 이중화 장치.