JP2000148671A - バス制御システムおよびバス制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のバスブリッジを介して階層的に接続さ
れたバスを有するバス制御システムでは、異なるバスに
接続されたデバイス間でアクセスを行う場合、その間に
位置するバス毎にバスアービトレーションをしてバスを
占有していかなければならず、時間がかかるとともに、
その間は他のデバイスはそのバスを使用できないので、
他のデバイスの処理も遅れるという問題があった。 【解決手段】 異なる二本以上のバスに接続されたバス
制御装置にデバイスを接続させ、ＣＰＵからこのデバイ
スにアクセスする場合には、ＣＰＵからの選択要求に従
って、バス制御装置がＣＰＵが接続されたバスとの間に
配置されたバスブリッジの数が最小となるバスにデバイ
スを接続させるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＣＰＵ、メモリ
および周辺機器等のデバイスと、バスブリッジを介して
階層的に接続された複数のバスとデバイスとの接続を制
御するバス制御装置、およびデバイス、バスブリッジ、
バス制御装置等から構成されるバス制御システムに関す
るものである。

【０００２】

【従来の技術】パーソナルコンピュータ、ワークステー
ションおよびＰＣサーバなどは、各周辺機器や中央処理
装置（以下、「ＣＰＵ」と称す）等のデバイスが接続され
た複数のバスを有しており、このバス間をバスブリッジ
で相互に接続し、異なるバスに接続されたデバイス間で
のデータのやり取りを可能としている。このように、バ
スブリッジを介して同一バスの機能を拡張できるローカ
ルバスとしては、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏ
ｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが一
般的によく知られている。

【０００３】図５は、ＣＰＵやメモリ、周辺機器等のデ
バイスが接続された３つのＰＣＩバスとシステムバス
が、バスブリッジを介して階層的に接続された従来のバ
ス制御システムを示す構成図である。図中、３０１は第
一のＰＣＩバス、３０２は第二のＰＣＩバス、３０３は
第三のＰＣＩバス、３０４はシステムバスである。

【０００４】システムバス３０４には、ＣＰＵ３０５と
システムメモリ３０６が接続されている。また、第一の
ＰＣＩバス３０１には、デバイスＡ３０７およびデバイ
スＢ３０８が、第二のＰＣＩバス３０２には、デバイス
Ｃ３０９およびデバイスＤ３１０が、第三のＰＣＩバス
３０３には、デバイスＥ３１１、デバイスＦ３１２およ
びデバイスＧ３１３が接続されている。

【０００５】また、第一のＰＣＩバス３０１は、接続さ
れたデバイスにバスの使用許可を与えて制御する第一の
バスアービタ３１４を有し、第二のＰＣＩバス３０２は
第二のバスアービタ３１５を、第三のＰＣＩバス３０３
は第三のバスアービタ３１６を有している。

【０００６】さらに、第一のＰＣＩバス３０１と第二の
ＰＣＩバス３０２は第一のバスブリッジ３１７で接続さ
れており、第二のＰＣＩバス３０２と第三のＰＣＩバス
３０３は第二のバスブリッジ３１８で接続されており、
システムバス３０４と第一のＰＣＩバス３０１はホスト
バスブリッジ３１９で接続されており、よって、第一の
ＰＣＩバス３０１、第二のＰＣＩバス３０２、第三のＰ
ＣＩバス３０３およびシステムバス３０４は階層的な接
続構造になっている。

【０００７】次に、図５のバス制御システムにおいて、
デバイスＥ３１１がバスマスターとなって、同じ第三の
ＰＣＩバスに接続されたデバイスＧ３１３にアクセスす
る場合の動作について説明する。なお、バスマスターに
なるとは、要求元になるということである。

【０００８】まず、デバイスＥ３１１は、第三のＰＣＩ
バス３０３を使用するために、バス使用要求を第三のバ
スアービタ３１６に出す。なお、第三のバスアービタ３
１６では、第三のＰＣＩバス３０３に接続されている各
デバイスに対して、順次にバス使用要求を出しているか
否かを調べ、使用許可を出すというバスアービトレーシ
ョンを実施している。具体的には、第二のバスブリッジ
３１８からの要求―＞デバイスＥ３１１からの要求―>
デバイスＦ３１２からの要求―＞デバイスＧ３１３から
の要求、その後また第二のバスブリッジ３１８からの要
求という順に、均等にバス使用要求をチェックし、デバ
イスＥ３１１からバス使用要求が出されていることが検
知すると、デバイスＥ３１１にバスの使用許可を与え
る。

【０００９】その後、使用許可を受けたデバイスＥ３１
１は、第三のＰＣＩバス３０３に接続要求としてデバイ
スＧ３１３のアドレスを出力する。この場合、第三のＰ
ＣＩバス３０３上の各デバイスはアドレスをデコード
し、自分が選択されたものであればデバイスセレクト信
号を出して応答する。なお、デコードとは、バス上のア
ドレスと自分のアドレスとが一致するかどうかを確認す
ることである。従って、デバイスＧ３１３では、デバイ
スＥ３１１にデバイスセレクト信号を返し、その後、デ
バイスＥ３１１はデバイスＧ３１３にアクセスすること
になる。

【００１０】次に、デバイスＥ３１１がバスマスターと
なって、ＣＰＵ３０５にアクセスする場合の動作につい
て説明する。まず、デバイスＥ３１１が第三のバスアー
ビタ３１６にバス使用要求を出し、第三のバスアービタ
３１６から使用許可を受けて第三のＰＣＩバス３０３を
占有する。

【００１１】その後、デバイスＥ３１１は第三のＰＣＩ
バス３０３にターゲットであるＣＰＵ３０５のアドレス
を出力する。第二のバスブリッジ３１８では、第三のＰ
ＣＩバス３０３に接続されているデバイスのアドレスの
情報を保持しており、デバイスＥ３１１から出されたア
ドレスが第三のＰＣＩバス３０３に接続されていないこ
とを認識する。

【００１２】次に、第二のＰＣＩバス３０２上で、第二
のバスブリッジ３１８がマスターとなり、第二のバスア
ービタ３１５にバス使用要求を出す。この場合、第二の
バスアービタ３１５は、第三のバスアービタ３１６と同
様に第一のバスブリッジ３１７からの要求―＞デバイス
Ｃ３０９からの要求―>第二のバスブリッジ３１８から
の要求―＞デバイスＤ３１０からの要求、というような
順に使用要求が出されているかを調査し、第二のバスブ
リッジ３１８からのバス使用要求を受けて第二のバスブ
リッジ３１８に使用許可を与える。これにより、第二の
バスブリッジ３１８は、第二のＰＣＩバス３０２を占有
する。

【００１３】このような操作を繰り返して、第三のＰＣ
Ｉバス３０３、第二のＰＣＩバス３０２、第一のＰＣＩ
バス３０１が占有されていき、最終的にホストバスブリ
ッジ３１８がバスマスターとなってＣＰＵ３０５と接続
し、その後にデバイスＥ３１１からＣＰＵ３０５へのア
クセスが可能となる。なお、ホストバスブリッジ３１８
とＣＰＵ３０５との接続は、システムバスのプロトコル
で接続されることになり、ＰＣＩバスのプロトコルとは
異なっている。

【００１４】なお、逆にＣＰＵ３０５からデバイスＥ３
１１にアクセスする場合には、ＣＰＵ３０５からホスト
ブリッジ３１９に接続された後、ホストブリッジ３１９
が第一のＰＣＩバス３０１のバスマスターとなって第一
のＰＣＩバス３０１を占有し、第一のバスブリッジ３１
７が第二のＰＣＩバス３０２のバスマスターとなって第
二のＰＣＩバス３０２を占有し、第二のバスブリッジ３
１８が第三のＰＣＩバス３０３のバスマスターとなって
第三のＰＣＩバス３０３を占有していく手順を通ること
になる。

【００１５】

【発明が解決しようとする課題】しかし、このようなバ
ス制御システムでは、あるデバイスから異なったバスに
接続するデバイスにアクセスするためには、両デバイス
間に存在するバスを順次に占有していかなければなら
ず、情報技術の発達によりバス制御システム内でのＰＣ
Ｉバス数は多くなる傾向にある現在では、アクセスを開
始するまでのバスアービトレーションに要する時間が大
きくなるという問題があった。特に、頻繁にトランザク
ションが発生するアプリケーションでは、このバスアー
ビトレーションによるオーバヘッドが大きくなり、十分
な性能が出ないことになる。また、アクセス間は、両デ
バイス間のＰＣＩバスは占有されるために他のデバイス
により使用できず、他のデバイスの処理が遅延するとい
う問題があった。

【００１６】なお、特開平９ー１５３００５号公報に
は、階層化されたバス間で、バス間を接続するバスブリ
ッジが、あるデバイスから他のバスに接続されたデバイ
スへのアクセス処理があった場合に、その他のバスに接
続されたデバイスのアドレスを記憶しておき、次回同じ
デバイスへのアクセス要求があった場合には、バスブリ
ッジに記憶された情報から、再度接続要求がされたデバ
イスのアドレスをたよりにデバイスを探すことなく、即
座にアクセスすることを可能とするバスブリッジが記載
されている。

【００１７】しかし、この様なバスブリッジを使用した
としても、要求元のデバイスが接続されたバスと要求先
のデバイスが接続されたバスのみならず、さらにその２
つのバス間に存在するすべてのバスが占有されなければ
ならず、他のデバイスによる処理遅延が大きくなるとい
う問題は解決されない。

【００１８】また、特開平９ー１５３００９号公報に
は、第一のバスでのバスアービトレーションを行なう手
段に、第二のバスに接続されたＩ／Ｏデバイスに関する
アービトレーション優先順位の設定をできるようにし、
重要な処理に関してはバスアービトレーションに要する
時間を短くできるようにしたアービトレーション方法が
記載されている。

【００１９】しかし、この方法であっても、あるデバイ
スから他のバスに接続したデバイスにアクセスする場合
には、両デバイスが存在するバスおよびその間に存在す
るバスを占有するためにバスアービトレーションをしな
ければならないことには変わりはなく、時間を短縮でき
るとしても限界はある。また、２つのバス間に存在する
すべてのバスが占有されなければならず、他のデバイス
による処理遅延が大きくなるという問題は解決されな
い。

【００２０】この発明は、上述の問題を解決するために
なされたものであり、アクセスするデバイスによって、
接続させるバスを変更させることにより、両デバイス間
に存在するバスの数を少なくでき、同時に、バスアービ
トレーションに要する時間を小さくできるバス制御シス
テムを提供することを目的としている。

【００２１】

【課題を解決するための手段】この発明にかかるバス制
御システムにおいては、第一のデバイスは第二のデバイ
スへのアクセス要求時に、バス制御装置に接続されたバ
スのうち、第一のデバイスが接続されたバスとの間に位
置するバスブリッジの数が最も少なくなるバスを選択す
る選択命令を発行する選択命令発行手段を有し、バス制
御装置は選択命令に従って選択されたバスに第二のデバ
イスを接続するバス切替え手段を有するものにした。

【００２２】さらに、第一のデバイスは、中央処理装置
であるとした。

【００２３】また、この発明にかかるバス制御システム
においては、第二のデバイスは第一のデバイスへのアク
セス要求時に、バス制御装置に接続されたバスのうち、
第一のデバイスが接続されたバスとの間に位置するバス
ブリッジの数が最も少なくなるバスを選択する選択命令
を発行する選択命令発行手段を有し、バス制御装置は選
択命令に従って選択されたバスに第二のデバイスを接続
するバス切替え手段を有するものにした。

【００２４】さらに、第二のデバイスは、第一のデバイ
スのアドレスと、第一のデバイスとのアクセス要求時に
発行する選択命令との対応表を有するものとした。

【００２５】また、この発明にかかるバス制御システム
においては、バス制御装置は接続されたバスのいずれか
を流れるデバイスへの接続要求を検知する検知手段と、
デバイスを接続要求が検知されたバスに接続させるバス
切替え手段を有するものとした。

【００２６】また、この発明にかかるバス制御装置にお
いては、第一のデバイスからの要求に従って、第二のデ
バイスをバスのいずれかに接続させるバス切替え手段を
有するものとした。

【００２７】また、この発明にかかるバス制御装置にお
いては、デバイスからの要求に従って、デバイスをバス
のいずれかに接続させるバス切替え手段を有するものと
した。

【００２８】また、この発明にかかるバス制御装置にお
いては、バスのいずれかを流れるデバイスへの接続要求
を検知する検知手段と、接続要求されたデバイスを接続
要求が検知されたバスに接続させるバス切替え手段とを
有するものとした。

【００２９】

【発明の実施の形態】実施の形態１．図１は、この発明
の実施の形態１におけるバス制御システムを記載した構
成図である。図中、１は第一のＰＣＩバス、２は第二の
ＰＣＩバス、３は第三のＰＣＩバスである。４はシステ
ムバスであり、ＣＰＵ５およびシステムメモリ６が接続
されている。

【００３０】第一のＰＣＩバス１には、デバイスＡ７お
よびデバイスＢ８が、第二のＰＣＩバス２には、デバイ
スＣ９およびデバイスＤ１０が、第三のＰＣＩバス３に
は、デバイスＦ１１、デバイスＧ１２およびバス制御装
置１３を介してデバイスＥ１４が接続されている。な
お、バス制御装置１３は、第一のＰＣＩバス１と第三の
ＰＣＩバス３とのバス切替えを行なうセレクタであり、
バス切替え信号路１５を流れる信号に従い、第一のＰＣ
Ｉバス１または第三のＰＣＩバス３のうち、どちらかへ
の接続を選択する。また、バス切替え信号路１５を流れ
る信号は、ＣＰＵ５の選択命令発行手段であるバイオス
１６が発行する選択命令信号で設定されるフリップフロ
ップ（Ｆ／Ｆ）１７の出力である。１８は、ＣＰＵ５の
バイオス１６からＦ／Ｆ１７に送られる選択命令信号が
流れる選択命令信号路である。

【００３１】第一のＰＣＩバス１は、接続されたデバイ
スにバスの使用許可を与えて制御する第一のバスアービ
タ１９を有し、第二のＰＣＩバス２は第二のバスアービ
タ２０を、第三のＰＣＩバス３は第三のバスアービタ２
１を有している。また、第一のＰＣＩバス１と第二のＰ
ＣＩバス２は第一のバスブリッジ２２で接続されてお
り、第二のＰＣＩバス２と第三のＰＣＩバス３は第二の
バスブリッジ２３で接続されており、システムバス４と
第一のＰＣＩバス１はホストバスブリッジ２４で接続さ
れており、よって、第一のＰＣＩバス１、第二のＰＣＩ
バス２、第三のＰＣＩバス３およびシステムバス４は階
層的な接続構造になっている。

【００３２】図２は、バス制御装置１３の構成を示す構
成図である。図中、１００は、第三のＰＣＩバス３に接
続された第一のスイッチであり、１０１は第一のＰＣＩ
バス１に接続された第二のスイッチである。また、１０
２はインバータであり、バス切替え信号路１５にＬＯＷ
信号が流れる場合には、第一のスイッチ１００がディス
セイブル、第二のスイッチ１０１がイネーブルとなり、
デバイスＥ１４は第一のＰＣＩバス１に接続されること
になる。また、逆にバス切り替え信号路１５にＨＩＧＨ
信号が流れる場合には、第一のスイッチ１００がイネー
ブル、第二のスイッチ１０１がディスセイブルとなり、
デバイスＥ１４は第三のＰＣＩバス３に接続されること
になる。なお、第一のスイッチ１００と第二のスイッチ
１０１とインバータ１０２とで、バス切替え手段１０３
を構成している。

【００３３】次に、ＣＰＵ５がバスマスターになって、
デバイスＥ１４にアクセスする場合の動作について説明
する。通常、ＣＰＵは、システム起動時に全てのバスに
接続されたデバイスを調査し、そのデバイスがどのバス
に接続されているかの情報を有している。

【００３４】従って、ＣＰＵ５がデバイスＥ１４にアク
セスする場合には、ＣＰＵ５のバイオス１６がデバイス
Ｅ１４が第三のＰＣＩバス３に接続されていることを認
識し、選択命令信号路１８に第一のＰＣＩバス１を選択
する選択命令信号をＦ／Ｆ１７に出す。Ｆ／Ｆ１７で
は、この選択命令信号を受けて、バス切替え信号路１５
にＬＯＷ信号を流し、デバイスＥ１４を第一のＰＣＩバ
ス１に接続させる。この後、通常の操作を行い、ＣＰＵ
１からデバイスＥ１４にアクセスする。なお、ＣＰＵ５
からデバイスＥ１４へのアクセスが終了した時点で、バ
イオス１６はＦ／Ｆ１７に，第三のＰＣＩバス３に接続
させる選択命令信号を選択命令信号路１８に出す。Ｆ／
Ｆ１７では、この選択命令信号を受けて、バス切替え信
号路１５にＨＩＧＨ信号を流しデバイスＥ１４を第三の
ＰＣＩバス３に接続させる。

【００３５】このように、バスマスターとなる頻度の高
いＣＰＵが各ＰＣＩバスに接続されたデバイスにアクセ
スする場合に、システムバスとアクセス先のデバイスが
存在するＰＣＩバスとの間に位置するバスブリッジの数
が最も少なくなるようなＰＣＩバスに、アクセス先のデ
バイスを接続させるようになるので、アクセスを開始す
るまでのバスアービトレーションに要する時間を小さく
できる。また同時に、占有するバス数も少なくなるの
で、他のデバイスの処理が遅延するという問題も回避で
きる。

【００３６】なお、本実施の形態では、バス制御装置１
３には２本の異なるＰＣＩバスを接続させ、ＣＰＵから
の選択命令信号に従って切り替え可能としたが、特に２
本に限定する必要はなく、たとえばバス制御装置を３本
以上のＰＣＩバスに接続し、それぞれに切り替えスイッ
チを設け、複数台のＦ／Ｆを組み合わせて切り替え可能
としてもよい。

【００３７】また、切り替え信号はＦ／Ｆではなく、Ｃ
ＰＵが選択命令信号として切り替え信号を直接出すよう
にしてもよい。さらにまた、バスアービタを各バスブリ
ッジに、具体的には第一のバスアービタをホストバスブ
リッジ内部に、第二のバスアービタを第一のバスブリッ
ジ内部に、第三のバスアービタを第二のバスブリッジ内
部に配置させるようにしてもよい。

【００３８】実施の形態２．図３は、この発明の実施の
形態２におけるバス制御システムの構成図であり、図１
の実施の形態１におけるバス制御システムにおいて、デ
バイスＥが選択命令信号としてバス切替え信号を出すよ
うにしたものである。

【００３９】図中、１３ａは第三のＰＣＩバス３および
デバイスＥ１４ａに接続されたバス制御装置である。２
５は、デバイスE１４ａ内部に存在する選択命令発行手
段であるバイオスである。なお、バイオス２５からバス
切替え信号路１５ａを通って送られてくる信号に従っ
て、バス制御装置１３ａでは接続するバスを第一のＰＣ
Ｉバス１および第三のＰＣＩバス３に切替える。また、
バス切替え信号路１５ａと接続するバスの関係は、図２
に示した実施の形態１のバス制御装置におけるバス切替
え信号路１５と同じである。

【００４０】また、デバイスＥ１４ａでは、バイオス２
５中に各デバイスのアドレスと、そのアドレスとデバイ
スにアクセスする時にバス切替え信号路１５ａに流す信
号（ＨＩＧＨ信号またはＬＯＷ信号）との対応表を有し
ている。

【００４１】例えば、接続先がＣＰＵ５の場合には、切
替え信号路１５ａにＬＯＷ信号を流し、デバイスＧ１２
と接続する場合には、切替え信号路１５ａにＨＩＧＨ信
号を流すなどである。なお、切替え信号路１５ａにＬＯ
Ｗ信号を流し第一のＰＣＩバス１に接続した場合には、
アクセスが終了した直後に、切替え信号路１５ａにＨＩ
ＧＨ信号を流して、第三のＰＣＩバス３に接続させるよ
うにしている。

【００４２】このように、デバイスが異なるバスに接続
されたＣＰＵやデバイスにアクセスする場合に、アクセ
ス相手のデバイスが存在するバスとの間に位置するバス
ブリッジの数が最も小さくなるバスに接続させるように
なるので、アクセスを開始するまでのバスアービトレー
ションに要する時間を小さくできる。また同時に、占有
するバス数も少なくなるので、他のデバイスの処理が遅
延するという問題も回避できる。

【００４３】また、デバイスがアクセスする相手デバイ
スのアドレスと切替え信号との対応表を有し、その対応
表に従って切替え信号を出すようにしたので、バス制御
システムのデバイス接続構成を変更した場合にも、この
対応表を適時変更すればよく、簡単にバス制御装置の切
替え操作変更を行うことができる。

【００４４】なお、この実施の形態では、バス制御装置
を介してバスに接続されたデバイスからの切替え信号に
より、バス制御装置の接続先であるバスの切り替えを行
わせるようにしたが、バス制御装置に他のデバイスから
切替え信号を出すようにし、他のデバイスが有する接続
先アドレスと切替え信号との対応表を用いて、接続する
バスの切替えを可能とさせてもよい。

【００４５】実施の形態３．図４は、この発明の実施の
形態３におけるバス制御システムのバス制御装置を示す
構成図であり、図３の実施の形態２におけるバス制御装
置において、バスを流れるデータのアドレスを検知して
バスの切替えを可能にしたものである。

【００４６】図中、２００は第一のＰＣＩバス１に接続
する第一のスイッチ、２０１は第三のＰＣＩバス３に接
続する第二のスイッチである。２０２ａおよび２０２ｂ
は、それぞれ第一のＰＣＩバス１および第三のＰＣＩバ
ス３に接続された第一のアドレス検知回路、第二のアド
レス検知回路であり、第一のＰＣＩバス１および第三の
ＰＣＩバス３に出力される接続要求であるアドレスを検
知し、予め記憶したデバイスＥ１４ａのアドレスと一致
するかを判定する。２０３は、切替え回路であり、第一
のアドレス検知回路２０２ａおよび第二のアドレス検知
回路２０２ｂから送られる切替え信号や、デバイスＥ１
４ａから送られる切替え信号に従い、第一のスイッチ２
００および第二のスイッチ２０１の操作をしている。な
お、第一のアドレス検知回路と第二のアドレス検知回路
とで、検知手段２０４を構成し、第一のスイッチ２００
と第二のスイッチ２０１と切替え回路２０３とでバス切
替え手段２０５を構成している。

【００４７】次に動作について説明する。デバイスＥ１
４ａがバスマスターとなる場合には、バイオス２５中に
設定された各デバイスに接続するアドレスと切替え信号
との対応表に従い、バス切替え信号を設定する。例え
ば、 接続先がＣＰＵ５の場合には、ＬＯＷ信号を切替
え信号路１５ａに流し、これにより第一のスイッチ２０
０がイネーブルとなり、デバイスＥ１４ａは第一のＰＣ
Ｉバス１に接続されることになる。

【００４８】次に、他のデバイスやＣＰＵ５がバスマス
ターとなり、デバイスＥ１４ａにアクセスする場合につ
いて、第一のＰＣＩバス１に接続したデバイスＡ７がバ
スマスターとなる場合を例にとり説明する。

【００４９】デバイスＡ７は、第一のバスアービタ１９
に対し使用要求を出し、使用許可を受けると第一のＰＣ
Ｉバス１に接続先であるデバイスＥ１４ａのアドレスを
出力する。このアドレスは第一のアドレス検知回路２０
２ａにより検知され、このアドレスが予め記憶されたデ
バイスＥ１４ａのアドレスと一致するかが判定される。
一致する場合には、第一のアドレス検知回路２０２ａ
は、切替え回路２０３にＬＯＷ信号を送るとともに、デ
バイスＡ７に応答を返す。切替え回路２０３は、第一の
スイッチ２００をイネーブルとし、第二のスイッチ２０
１をディスセイブルにして、デバイスＥ１４ａは第一の
ＰＣＩバス１に接続させる。

【００５０】なお、デバイスＡ７からデバイスＥ１４ａ
へのアクセスが終了した時点で、デバイスＥ１４ａは第
三のバス３に接続する為に、切り替え信号路にＨＩＧＨ
信号を流す。

【００５１】このように、バス制御装置は、接続された
デバイスのアドレスとバス上を流れるアドレスとが一致
するかを判定し、一致する場合には、そのアドレスが流
れたバスにデバイスを接続するように切り替えるので、
不特定な相手からのアクセスに対しても、バスアービト
レーションに要する時間を調整することができ、アクセ
ス処理を早くすることができる。また同時に、占有する
バス数も少なくなるので、他のデバイスの処理が遅延す
るという問題も回避できる。

【００５２】

【発明の効果】この発明にかかるバス制御システムにお
いては、第一のデバイスは第二のデバイスへのアクセス
要求時に、バス制御装置に接続されたバスのうち、第一
のデバイスが接続されたバスとの間に位置するバスブリ
ッジの数が最も少なくなるバスを選択する選択命令を発
行する選択命令発行手段を有し、バス制御装置は選択命
令に従って選択されたバスに第二のデバイスを接続する
バス切替え手段を有するものにした。

【００５３】これにより、アクセスを開始するまでのバ
スアービトレーションに要する時間を小さくできる。ま
た同時に、他のデバイスの処理が遅延するという問題も
回避できる。

【００５４】さらに、第一のデバイスは中央処理装置と
した。

【００５５】これにより、特に他のデバイスへのアクセ
ス頻度の高いＣＰＵが接続するバスを選択するので、全
体のバス制御効率が向上する。

【００５６】また、この発明にかかるバス制御システム
においては、第二のデバイスは第一のデバイスへのアク
セス要求時に、バス制御装置に接続されたバスのうち、
第一のデバイスが接続されたバスとの間に位置するバス
ブリッジの数が最も少なくなるバスを選択する選択命令
を発行する選択命令発行手段を有し、バス制御装置は選
択命令に従って選択されたバスに第二のデバイスを接続
するバス切替え手段を有するものにした。

【００５７】これにより、バス制御装置が接続されたデ
バイスから、接続する相手のデバイスに応じて最適なバ
スを選択することができ、バス制御効率がさらに向上す
る。

【００５８】さらに、第二のデバイスは、第一のデバイ
スのアドレスと、第一のデバイスとのアクセス要求時に
発行する選択命令との対応表を有しているものとした。

【００５９】これにより、バス制御システムのデバイス
接続構成を変更した場合にも、この対応表を適時変更す
ればよく、簡単にバス制御装置の切替え操作変更を行う
ことができる。

【００６０】また、この発明にかかるバス制御システム
においては、バス制御装置は接続されたバスのいずれか
を流れるデバイスへの接続要求を検知する検知手段と、
デバイスを接続要求が検知されたバスに接続させるバス
切替え手段を有するものとした。

【００６１】これにより、不特定な相手からのアクセス
に対しても、バスアービトレーションに要する時間を調
整することができ、アクセス処理を早くすることができ
るとともに、他のデバイスの処理が遅延するという問題
も回避できる。

【００６２】また、この発明にかかるバス制御装置にお
いては、第一のデバイスからの要求に従って、第二のデ
バイスをバスのいずれかに接続させるバス切替え手段を
有するものとした。

【００６３】これにより、アクセスを開始するまでのバ
スアービトレーションに要する時間を小さくできる。ま
た同時に、他のデバイスの処理が遅延するという問題も
回避できる。

【００６４】また、この発明にかかるバス制御装置にお
いては、デバイスからの要求に従って、デバイスをバス
のいずれかに接続させるバス切替え手段を有するものと
した。

【００６５】これにより、バス制御装置が接続されたデ
バイスから、接続する相手のデバイスに応じて最適なバ
スを選択することができ、バス制御効率がさらに向上す
る。

【００６６】また、この発明にかかるバス制御装置にお
いては、バスのいずれかを流れるデバイスへの接続要求
を検知する検知手段と、接続要求されたデバイスを接続
要求が検知されたバスに接続させるバス切替え手段を有
するものとした。

【００６７】これにより、不特定な相手からのアクセス
に対しても、バスアービトレーションに要する時間を調
整することができ、アクセス処理を早くすることができ
るとともに、他のデバイスの処理が遅延するという問題
も回避できる。

【図面の簡単な説明】

【図１】 実施の形態１に係るバス制御システムの構成
図である。

【図２】 実施の形態１に係るバス制御装置の構成図で
ある。

【図３】 実施の形態２に係るバス制御システムの構成
図である。

【図４】 実施の形態３に係るバス制御装置の構成図で
ある。

【図５】 従来のバス制御システムの構成図である。

【符号の説明】

１ 第一のＰＣＩバス 、 ２ 第二のＰＣＩバス 、 ３
第三のＰＣＩバス 、４ システムバス 、 ５ 中央処理
装置（ＣＰＵ） 、 ６ システムメモリー 、１３・１３
ａ バス制御装置 、６・２５ バイオス（選択命令発
行手段） 、１０３・２０５ バス切替え手段 、 ２
０４ 検知手段

Claims (8)

【特許請求の範囲】
1. 【請求項１】 バスブリッジを介して階層的に接続され
   ている複数のバスと、前記バスのいずれかに接続された
   第一のデバイスと、前記バスのいずれか二本以上に接続
   されたバス制御装置と、前記バス制御装置に接続された
   第二のデバイスとを有するバス制御システムにおいて、
   前記第一のデバイスは前記第二のデバイスへのアクセス
   要求時に、前記バス制御装置に接続されたバスのうち、
   前記第一のデバイスが接続されたバスとの間に位置する
   バスブリッジの数が最も少なくなるバスを選択する選択
   命令を発行する選択命令発行手段を有し、前記バス制御
   装置は前記選択命令に従って選択されたバスに前記第二
   のデバイスを接続するバス切替え手段を有していること
   を特徴とするバス制御システム。
2. 【請求項２】 第一のデバイスは、中央処理装置である
   ことを特徴とする請求項１に記載のバス制御システム。
3. 【請求項３】 バスブリッジを介して階層的に接続され
   ている複数のバスと、前記バスのいずれかに接続された
   第一のデバイスと、前記バスのいずれか二本以上が接続
   されたバス制御装置と、前記バス制御装置に接続された
   第二のデバイスとを有するバス制御システムにおいて、
   前記第二のデバイスは前記第一のデバイスへのアクセス
   要求時に、前記バス制御装置に接続されたバスのうち、
   前記第一のデバイスが接続されたバスとの間に位置する
   バスブリッジの数が最も少なくなるバスを選択する選択
   命令を発行する選択命令発行手段を有し、前記バス制御
   装置は前記選択命令に従って選択されたバスに前記第二
   のデバイスを接続するバス切替え手段を有していること
   を特徴とするバス制御システム。
4. 【請求項４】 選択命令発行手段は、第一のデバイスの
   アドレスと、前記第一のデバイスとのアクセス要求時に
   発行する選択命令との対応表を有していることを特徴と
   する請求項３に記載のバス制御システム。
5. 【請求項５】 バスブリッジを介して階層的に接続され
   ている複数のバスと、前記バスのいずれか二本以上が接
   続されたバス制御装置と、前記バス制御装置に接続され
   たデバイスとを有するバス制御システムにおいて、前記
   バス制御装置は、接続されたバスのいずれかを流れる前
   記デバイスへの接続要求を検知する検知手段と、前記デ
   バイスを前記接続要求が検知されたバスに接続させるバ
   ス切替え手段とを有していることを特徴とするバス制御
   システム。
6. 【請求項６】 バスブリッジを介して階層的に接続され
   ている複数のバスのうち二以上のバスが接続され、前記
   複数のバスのいずれかに接続された第一のデバイスが接
   続され、さらに第二のデバイスが接続されるべきバス制
   御装置であって、前記第一のデバイスからの要求に従っ
   て、前記第二のデバイスを前記バスのいずれかに接続さ
   せるバス切替え手段を有していることを特徴とするバス
   制御装置。
7. 【請求項７】 バスブリッジを介して階層的に接続され
   ている複数のバスのうち二以上のバスが接続され、さら
   に少なくとも一つのデバイスが接続されるべきバス制御
   装置であって、前記デバイスからの要求に従って、前記
   デバイスを前記バスのいずれかに接続させるバス切替え
   手段を有していることを特徴とするバス制御装置。
8. 【請求項８】 バスブリッジを介して階層的に接続され
   ている複数のバスのうち二以上のバスが接続され、さら
   に少なくとも一つのデバイスが接続されるべきバス制御
   装置であって、前記バスのいずれかを流れる前記デバイ
   スへの接続要求を検知する検知手段と、前記接続要求さ
   れたデバイスを前記接続要求が検知されたバスに接続さ
   せるバス切替え手段とを有していることを特徴とするバ
   ス制御装置。