JPS62103756A - 複合計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野］ この発明は、複数の計算機により共有される２重化構成
の共有メモリ装置を備えた複合計算機システムに関する
。

［発明の技術的背景］ 複合計算機システムを構築する手段として、主記憶の共
有化が知られている。この共有化のために、複数の計算
機が自分の主記憶と同様にアクセスできるように設けら
れた装置が共有メモリ装置である。

第２図は共有メモリ装置１０を複数の計算機２０−１〜
２０−　ｒ＋が共有する複合計算機システムを示す。共
有メモリ装置１０は、高信頼性化のために、図示の如く
２重化されているのが一般的であり、２つのメモリュニ
ツｈ１０ａ、１０ｂから成る。メモリユニット１０ａ、
　１０ｂは、主として、メモリ１１ａ、　１１ｂ、同メ
モリ１１ａ、１１ｂを制御する共有メモリコントローラ
１２ａ、１２ｂ、共有メモリバス１３ａ　、　１３ｂ、
計算ｌｌ１２０−１〜２０−ｎを共有メモリバス１３ａ
、１３ｂ（を介してメモリｌｌａ、１１ｂ）と接続する
ための共有メモリポート１４ａ−１〜１４ａ−ｎ、　１
４ｂ−１〜１４ｂ−ｎ、およびメモリユニット１０ａ　
、　１０ｂ操作のためのコンソールパネル１５ａ、　１
５ｂとから構成される。共有メモリコントローラ１２ａ
、　１２ｂには２重化制御回路１６ａ、１６ｂが設けら
れている。２重化制御回路ＩＧａ　、　＋６ｂは、２重
化制御を行なうために２重化制御バス１７で相互接続さ
れている。２重化制御回路ＩＧａ、　１６ｂは、２重化
制御バス１７を介して２重化の同期制御およびメモリ１
１ａ、　１１ｂの内容を一致させるためのコピー制御を
行なう。

［背景技術の問題点コ 第２図に示す２重化構成の共有メモリ装置１０の各メモ
リユニット１０ａ　、　１０ｂでは、オンライン状態、
オフライン状態の制御は、エラー発生時の切離しくオフ
ライン）、またはオペレータによるコンソールパネル１
５ａ、　１５ｂ操作により行なわれるのが一般的であっ
た。このため、片系単位の診断を実施する場合も必ずコ
ンソールパネル１５ａ（または１５ｂ）の操作を必要と
し、煩雑であった。また、一過性エラーが発生した場合
等には、イニシャライズによる復帰（再立上げ）が可能
であるが、計算ｌ　２０−１〜２０−ｎからの制御が不
可能なため、オペレータの介在によってコンソールパネ
ル１５ａ（または１５ｂ）からのイニシャライズで復帰
させなければならなかった。

そこで、コンソールパネル操作に代えて、計算ｉ　２０
−１〜２０−ｎより共有メモリ［１１１０のメモリユニ
ット１０ａ、１０ｂを独立に且つ直接制御することが考
えら昨る。しかし、これを実現するためには、計算機２
０−１〜２０−ｎ内の共有メモリインタフェース２４−
１〜２４−ｎと共有メモリコントローラ１２ａ、　１２
ｂとの間に運転側即用の専用の制御信号線がそれぞれ必
要となる。このため、共有メモリ装置１０では、アドレ
ス信号線、データ情報信号線、制御情報信号線と信号線
が多いことから、実装上の問題が生じ、実現が困難であ
った。

［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的は
、２重化共有メモリ装置に対する計算機からの運転制御
が専用の制御信号線を用意することなく行なえる複合計
算機システムを提供することにある。

［発明の概要〕 この発明によれば、複数の計算機により共有される２重
化共有メモリ装置を備えた複合計算償システムが提供さ
れる。上記２重化共有メモリ装置は、独立した２組のメ
モリユニットから成る。各メモリユニットはマイクロプ
ロセッサを内蔵した共有メモリコントローラを有する。

両コントローラは、従来のように２重化制御回路を持た
ず互いに独立している。即ち、この発明では、共有メモ
リコントローラ自身には２重化制御機能を持たせていな
い。そして、共有メモリコントローラ自身に２重化Ｉｌ
ｌ　６Ｉ１ｍ能を持たせない代わりに、上記の各計算機
の共有メモリインタフェースに、上記２組のメモリユニ
ットの各共有メモリコントローラを制御して２重化制御
を行なう２重化制御回路を設けるようにしている。これ
により、メモリユニット単位でのアクセスを可能として
いる。

さて、各共有メモリコントローラは、上記したようにマ
イクロプロセッサを内蔵している。このマイクロプロセ
ッサは共有メモリインタフェースを介して各計算機のＣ
ＰＵと交信できる。そこで各計算機内のＣＰＵは、共有
メモリインタフェースを介して上記２組のメモリユニッ
ト内の各共有メモリコントローラの上記マイクロプロセ
ッサと交信することにより、同共有メモリコントローラ
を介して該当メモリユニットの運転を制御するように構
成されている。

［発明の実施例コ 第１図（ａ）はこの発明の一実施例に係る複合計算機シ
ステムの構成を示す。第１図（ａ＞のシステムは、２重
化共有メモリ装置３０と、同共有メモリ装置３０を共有
する複数の計算機４０〜１〜４０−ｎとにより構成され
る。

共有メモリ装置３０は、２つのメモリユニット３０ａ、
３０ｂから成る。メモリユニット３０ａ、３０ｂは、主
として、メモリ３１ａ、３１ｂ、共有メモリコントロー
ラ３２ａ、３２ｂ、当該共有メモリコントローラ３２ａ
、３２ｂを介してメモリ３１ａ、３１ｂを接続する共有
メモリバス３３ａ　、　３３ｂ　、および計算機４０−
１〜４０−ｎを共有メモリバス３３ａ　、　３３ｂ　（
を介してメモリ３１ａ、３１ｂ）と接続するための共有
メモリポート３４ａ　−１〜３４ａ　−ｎ、　３４ｂ　
−１〜３４ｂ−ｎから構成される。

計算機４０−１〜４０−ｎは、主として、ＣＰ（Ｊ４１
−１〜４１−ｎ、同ＣＰ　Ｕ　４１−１〜４１−ｎのロ
ーカルメモリである主記憶４２−１〜４２−ｎ、システ
ムバス４３−１〜４３−ｎ。

および同システムバス４３−１〜４３−ｎ　（に接続さ
れているＣ　Ｐ　Ｕ　４１−１〜４ｌ−ｎ）と共有メモ
リ装置３０の共有メモリポート３４ａ−１，３４ｂ−１
〜３４ａ−ｎ、　３４ｂ−ｎとをインタフェースライン
５０ａ−１，５０ｂ−１〜５０ａ　−ｎ、　５０ｂ−ｎ
を介して接続する共有メモリインタフェース４４−１〜
４４−ｎから構成される。

第１図（ｂ）は第１図（ａ）の共有メモリコントローラ
３２ａの構成を示す。共有メモリコントローラ３２ａは
、メモリ３１ａを制御するメモリコントローラ６１、お
よび共有メモリバス３３ａをｌＩ、ＩＩ　ａｌｌする共
有メモリバスコントローラ６２を有している。更に共有
メモリコントローラ３２ａは、同コントローラ３２ａに
要求される各種サービスを行なうマイクロプロセッサ６
３、および同マイクロプロセッサ６３を共有メモリバス
３３ａに接続することにより共有メモリバスコントロー
ラ６２の制御を可能とするマイコンインタフェース６４
を有している。マイクロプロセッサ６３は、共有メモリ
バス３３ａ、共有メモリポート３４　ａ−１〜３４　ａ
−ｎ、および計算機４０−１〜４０−ｎの共有メモリイ
ンタフェース４４−１〜４４−ｎを介して同計算機４０
−１〜４０−ｎと交信を行なうようになっている。なお
、共有メモリコントローラ３２ｂの構成も第１図（ｂ）
の共有メモリコントローラ３２ａの構成と基本的に同一
である。したがって、共有メモリコントローラ３２ｂの
構成については、必要があれば、上記の説明および第１
図（ｂ）においてａをｂに置換えられたい。

第１図（Ｃ）は第１図（ａ）の共有メモリインタフェー
ス４４−１の構成を示す。共有メモリインタフェース４
４−１は、共有メモリ装置３０の共有メモリポート３４
ａ−１，３４ｂ−１に対応する２重化用のボートインタ
フェース７１ａ、７１ｂ、およびシステムバス４３−１
に対応するシステムバスインタフェース７２を有してい
る。ボートインタフェース７１ａ、７１ｂおよびシステ
ムバスインタフェース７２は、内部バス７３により相互
接続されている。この内部バス７３には、２重化制御を
行なう２重化制御回路７４が接続されている。共有メモ
リインタフェース４４−１は、更に、２重化制御回路１
４を制御するマイクロプロセッサ７５、および同マイク
ロプロセッサ７５を内部バス７３に接続することにより
２重化制御回路７４の制御を可能とするマイコンインタ
フェース７６を有している。なお、共有メモリインタフ
ェース４４−ｎの構成も第１図（Ｃ）の共有メモリイン
タフェース４４−１の構成と基本的に同一である。した
がって、共有メモリインタフェース４４−ｎの構成につ
いては、必要があれば、上記の説明および第１図（Ｃ）
において−１を−ｎに置換えられたい。

以上の説明から明らかなように、この実施例では、メモ
リユニット３０ａ、３０ｂ内にコンソールパネルが設け
られていないこと、更には共有メモリコントローラ３２
ａ、３２ｂ間を結ぶ２銀化制罪バスが設けられていない
ことに注意されたい。また共有メモリコントローラ３２
ａ、３２ｂには、第２図に示す共有メモリコントローラ
１２ａ、１２ｂが有する２重化制御回路１６ａ、　１６
ｂに相当する回路が設けられていない。そして、第１図
（Ｃ）に示す共有メモリインタフェース４４−１で代表
されるように、各共有メモリインタフェース４４−１〜
４４−ｎ内に２重化制御回路７４がそれぞれ設けられて
いることに注意されたい。

次にこの発明の一実施例の動作を説明する。

■　２重化制御 共有メモリ装置３０の２重化制御は、計算機４０−１〜
４０−ｎの共有メモリインタフェース４４−１〜４４−
ｎのうちの選択されたく共有メモリインタフェース内の
）２重化制御回路７４により制御される。今、共有メモ
リインタフェース４４−１内の２重化制御回路７４が２
重化制御を行なうものとする。この場合、２重化制御回
路７４の動作停止、起動および制御は、ＣＰ　Ｕ　４１
−１からの指令によりシステムバス４３−１およびシス
テムバスインタフェース７２を介して行なわれる。

さて２重化制御回路７４は、２重化された共有メモリ装
置３０（のメモリユニット３０ａ　、　３０ｂ　）を個
別に制御するようになっている。そこで２重化制御回路
７４は、内部バス７３、ボートインタフェース７１ａ、
７１ｂ、インタフェースライ：１５０ａ　−１゜５０ｂ
−１、共有メモリボート３４ａ−１，３４ｂ−１および
共有メモリバス３３ａ、３３ｂを介して任意の共有メモ
リコン１ヘローラ３２ａ、３２ｂに情報を送出する。

共有メモリコントローラ３２ａ、３２ｂは、２重化制御
回路７４からの２重化制御に対して、計算機４０−１の
共有メモリインタフェース４４−１へ制御結果情報を送
出する。この場合、２重化が同期化制御されていると、
共有メモリコントローラ３２ａ、３２ｂは、使方の共有
メモリコントローラに通知して共有メモリバス３３ａ、
３３ｂのサイクルを取る必要がある。

このためにはコントローラ３２ａ、３２ｂ間に特別の制
御信号線を設けなければならない。そこで、この実施例
では、以下に述べるように２重化共有メモリ装置３０を
非同期化している。

まず、この実施例では、共有メモリ装置３０の非同期化
のために、同共有メモリ装置３０へのアクセスにおいて
は、２重書込み１重読出し制御を適用している。共有メ
モリ装置３０内のメモリ３１ａ。

３２ｂに対するアクセスにおいては、書込みおよび読出
しの両方が行なわれるメモリをマスター、書込みだけが
行なわれるメモリをスレーブと呼ぶ。

このように定義した場合、マスター側アクセス頻度（Ｍ
）およびスレーブ側アクセス頻度（Ｓ）は、次のように
なる。

マスター側アクセス頻度（Ｍ）＝Ｗ＋Ｒスレーブ側アク
セス頻度（Ｓ）＝Ｗ 但しＷ；書込み頻度 Ｒ；続出し頻度 したがって （Ｍ）≧（Ｓ） となる。このように、この実施例では、２重化制御回路
７４の制御により２重書込み１重読出し方式を適用して
２重化アクセス頻度を（Ｍ）≧（Ｓ）に保つことによっ
て、２重化制御を非同期化してもスレーブがマスターに
追従することができるようにしている。但し、割込み制
御の関係で一時的に（Ｍ）≦（Ｓ）の状態が発生するこ
とが考えられる。そこで２重化制御回路７４は、ボート
インタフェース７１ａ、７１ｂが内蔵する図示せぬ人出
力バッファのうち、スレーブ側のバッファ状態を監視す
ることにより、マスター側ボートのアクセスを抑止する
制御を行なう。

上記したように、この実施例では、２重化制御を非同期
化することにより、片系単位に任意のアクセスを行なう
ことができる。なお、２重化制御回路７４の制御は、Ｃ
Ｐ　Ｕ　４１−１からの指令だけでなく、共有メモリコ
ントローラ３２ａ、３２ｂからのボートインタフェース
７１ａ、７１ｂ経由での指令によっても行なわれる。こ
の指令としては、例えば共有メモリコントローラ３２ａ
で異常が検出された場合に、同コントローラ３２ａのマ
イクロプロセッサＧ３から発せられるオフライン要求等
がある。

■　計算機からの運転制郊 ■−１メモリユニットの接続、切離し 共有メモリ装置３０の保守時、または共有メモリ装［３
０の障害発生時には、共有メモリ装＠３０内のメモリユ
ニット３０ａ、３０ｂのうちの該当ユニットを切離す操
作、更には強制接続等の操作が必要となる。このような
場合、計＠　機４０−１を例にとると、計算［４０−１
内のＣＰ　Ｕ　４１−１から共有メモリインタフェース
４４−１に必要な指令がシステムバス４３−１経由で発
せられる。この指令は共有メモリインタフェース４４−
１のシステムバスインタフェース７２、内部バス７３お
よびマイコンインタフェース７６経由でマイクロプロセ
ッサ７５に伝えられる。マイクロプロセッサ７５は、Ｃ
ｐ　Ｕ４１−１からの指令がオフライン要求またはオン
ライン要求の場合、共有メモリ装置３０の指定ユニット
、例えばメモリユニット３０ａの共有メモリコントロー
ラ３２ａに、ボートインタフェース７１ａ１インタフエ
ースライン５０ａ　−１、共有メモリポート３４ａ−１
および共有メモリバス３３ａ経出で、その旨の側部情報
を送出する。共有メモリコントローラ３２ａに送出され
た制御情報は、同コントローラ３２ａ内のインタフェー
ス６４経出でマイクロプロセッサ６３に通知される。こ
れによりマイクロプロセッサ６３は、共有メモリバスコ
ントローラ６２に対して共有メモリバス３３ａ経由で切
離しまたは接続要求を伝える。共有メモリバスコントロ
ーラ６２は、マイクロプロセッサ６３からの要求により
、対応する処理を行なう。これにより、切離し要求であ
ればメモリユニット３０ａの切離しくここではメモリ３
１ａへのアクセス禁止状態）が行なわれ、次に示す強制
接続を経ることによりメモリユニット３０ａ　（のメモ
リ旧ａ）に対する自己診断が可能となる。また、接続要
求（この要求は自己診断の結果メモリユニット３０ａが
正常と判断された場合等に発せられる）であればメモリ
ユニット３０ａの接続（ここではメモリ３１ａのアクセ
ス禁止状態からの解放）が行なわれる。

さて、上記のオフライン要求により例えばメモリュニツ
ｌ〜３０ａを切離しくオフライン）状態に設定すると、
ＣＰＵ４１−１はメモリユニット３０ａ（のメモリ３１
ａ）を自己診断するために、共有メモリインタフェース
４４−１に対して該当ユニット３０ａの強制接続を要求
する。この要求は、共有メモリインタフェース４４−１
のマイクロプロセッサ１５により該当ユニット３０ａの
共有メモリコントローラ３２ａに伝えられる。これによ
り共有メモリコントローラ３２ａは、メモリユニット３
０ａを共有メモリインタフェース４４−１にのみ強制接
続する。この結果ＣＰ　Ｌ、Ｉ　４１−１は、オフライ
ン状態にあるメモリユニット３０ａをアクセスできるよ
うになり、同ユニット３０ａの自己診断が可能となる。

上記したように、この実施例では、従来はオペレータに
よるコンソールパネル操作によって行なう必要があった
任意のメモリユニットの接続、切離しが、計算機４０−
１〜４０−ｎから共有メモリ装置３０の目的ユニット内
の共有メモリコントローラに要求を通知することにより
行なえる。即ち共有メモリ装置３０の運転制御が、プロ
グラムに従って計算機４０−１〜４０−ｎから行なえる
。したがってメモリユニットの切離し、この切離し状態
における強制接続、この強制接続状態における自己診断
、そして、この自己診断結果に応じた接続（オンライン
状態への復帰）が、プログラムに従う計算機４０−１〜
４０−ｎからの指令により自動的に行なえる。

■−２メモリユニットの初期化 外乱などに起因する一過性エラーによる障害発生時、例
えば計算ｌ　４０−１のＣＰ　Ｕ　４１−１は、前記し
たオンライン要求、オフライン要求の場合と同様にして
、共有メモリインタフェース４４−１　（のマイクロプ
ロセッサ７５）に共有メモリ装置３０の該当ユニット、
例えばメモリユニット３０ａの初期化（イニシャライズ
）要求を発する。共有メモリインタフェース４４−１　
（のマイクロプロセッサ７５）は、Ｃｐ　Ｕ、！１−１
からの初期化要求を共有メモリ装＠３０の該当ユニット
３Ｏａ内の共有メモリコントローラ３２ａに伝える。こ
れにより共有メモリコン１−ローラ３２ａのマイクロプ
ロセッサ６３は初期化ルーチンを実行し、メモリユニッ
ト３０ａ（のメモリ３１ａ）の初期化を行なう。共有メ
モリコントローラ３２ａは初期化を完了すると、計算機
４０−１の共有メモリインタフェース４４−１に初期化
完了を通知する。この完了通知は、共有メモリインタフ
ェース４４−１からＣＰ　Ｌｌ　４１−１に伝えられる
。

［発明の効果コ 以上詳述したようにこの発明によれば、２重化共有メモ
リ装置に対する計算機からの運転制（社）が専用の制御
信号線を用意することなく行なえるので、メモリユニッ
トの切離しによる自己診断、この診断結果に基づく自動
両立上げ、一過性エラー発生時の初期化による再立上げ
等が実現できる２

【図面の簡単な説明】

第１図（ａ）はこの発明の一実施例に係る複合計算機シ
ステムのブロック構成図、第１図（ｂ）は第１図（ａ）
に示す共有メモリコントローラ３２ａのブロック構成図
、第１図（Ｃ）は第１図（ａ）に示す共有メモリインタ
フェース４４−１のブロック構成図、第２図は従来の複
合計算機システムのブロック図である。 ３０・・・共有メモリＨａ、３０ａ、３０ｂ・・・メモ
リユニット、３１ａ　、　３１ｂ−・・メモリ、３２ａ
　、　３２ｂ−・・共有メモリコントローラ、４０−１
〜４０−ｎ・・・計算機、４１−１〜４１−ｎ・・・Ｃ
ＰＵ、４４−１〜４４−ｎ・・・共有メモリインタフエ
ース、６３．７５・・・マイクロプロセッサ、７４・・
・２重化制御回路。 出願人代理人　弁理士　鈴　江　武　彦（Ｃ） 第　１　図

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサ内蔵の共有メモリコントローラを有
   する独立した２組のメモリユニットから成る２重化共有
   メモリ装置と、 この２重化共有メモリ装置を共有する複数の計算機であ
   って、上記２組のメモリユニットの各共有メモリコント
   ローラを制御して２重化制御を行なう２重化制御回路を
   内蔵し同計算機を上記２組のメモリユニットにそれぞれ
   接続するための共有メモリインタフェース、およびこの
   共有メモリインタフェースを介して上記２組のメモリユ
   ニット内の各共有メモリコントローラの上記マイクロプ
   ロセッサと交信し同共有メモリコントローラを介して該
   当メモリユニットの運転を制御するＣＰＵを有する複数
   の計算機と、 を具備することを特徴とする複合計算機システム。