KR101489819B1

KR101489819B1 - 이중화된 cpu를 포함하는 원보드 ddc 시스템

Info

Publication number: KR101489819B1
Application number: KR20140105460A
Authority: KR
Inventors: 강래원
Original assignee: (주)이레에너지테크
Priority date: 2014-08-13
Filing date: 2014-08-13
Publication date: 2015-02-06

Abstract

활성 모드 또는 비활성 모드로 동작하는 두 개의 CPU, CPU를 활성 모드 또는 비활성 모드로 동작하도록 제어하는 보조 CPU 및 두 CPU로 공급되는 전원을 관리하는 전원 관리부를 포함하고, 두 CPU 중 활성 CPU로부터 보조 CPU에 주기적으로 전송되는 감시 신호가 일정 시간 이상 수신되지 않는 경우, 보조 CPU는 활성 CPU와 비활성 CPU를 전환하며, 전원 관리부는 DDC 시스템으로 공급되는 전원이 단락되는 경우 예비 전원을 동작시켜 소정 시간 동안 활성 CPU의 데이터를 백업하도록 제어하는 DDC 시스템이 개시된다.

Description

이중화된 CPU를 포함하는 원보드 DDC 시스템{ONE BOARD DDC SYSTEM COMPRISING DUPLEXED CPUS}

본 발명은 이중화된 CPU를 포함하는 DDC 시스템에 관한 것으로서, 구체적으로는 CPU들을 이중화하고 데이터를 백업하는 DDC 시스템에 관련된 기술이다.

빌딩, 공장 설비 등의 자동 제어를 위한 시스템으로서 PLC(Programmable Logic Control) 시스템 및 DDC(Direct Digital Control) 시스템이 존재한다. PLC 시스템과 DDC 시스템은 프로토콜의 개방성과 폐쇄성으로 구별될 수 있다. PLC 시스템은 표준 프로토콜을 사용함으로써 서로 다른 기기 간에도 쉽고 효율적인 접속 및 데이터 송수신이 가능하다. 반면에, DDC 시스템은 폐쇄형 프로토콜을 사용하는 대신 프로토콜이 패키지(package)화되므로, 해당 설비에 최적화된 제어가 가능하다.

PLC 시스템과 DDC 시스템 모두 전체 설비를 제어한다는 측면에서, 시스템의 동작 안정성을 확보하는 것은 공통적으로 중요한 문제가 된다.

본 발명은 상기한 바와 같은 기술의 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 DDC 시스템에서 CPU를 이중화하여 시스템 안정성을 확보하는 것이다.

본 발명의 또 다른 목적은 DDC 시스템에서 CPU로 공급되는 전원 상태를 고려하여 추가적인 시스템 안정성을 확보하는 것이다.

본 발명의 또 다른 목적은 전원 공급이 원활한 상태에서 CPU들 간의 이중화를 수행하는 과정과 전원이 단락되는 경우에 CPU들 간의 이중화를 수행하는 과정을 제안하는 것이다.

본 발명에서 이루고자 하는 기술적 목적들은 이상에서 언급한 사항들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 이하 설명할 본 발명의 실시 예들로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 고려될 수 있다.

상기 기술적 과제를 해결하기 위한 DDC 시스템은 활성 모드 또는 비활성 모드로 동작하는 제 1 CPU 및 제 2 CPU, 제 1 CPU 및 제 2 CPU를 활성 모드 또는 비활성 모드로 동작하도록 제어하는 보조 CPU 및 제 1 CPU 및 제 2 CPU로 공급되는 전원을 관리하는 전원 관리부를 포함하고, 제 1 CPU 및 제 2 CPU 중 활성 모드로 동작하는 활성 CPU로부터 보조 CPU에 주기적으로 전송되는 감시 신호가 일정 시간 이상 수신되지 않는 경우 보조 CPU는 활성 CPU를 비활성 모드로 동작하도록 제어하고 비활성 모드로 동작하는 비활성 CPU를 활성 모드로 동작하도록 제어하며, 전원 관리부는 DDC 시스템으로 공급되는 전원이 단락되는 경우 예비 전원을 동작시켜 소정 시간 동안 활성 CPU의 데이터를 백업하도록 제어한다.

DDC 시스템은 활성 CPU로 전원이 정상적으로 공급되는 경우에 활성 CPU가 데이터를 저장하는 제 1 메모리 및 DDC 시스템으로 공급되는 전원이 단락되는 경우에 활성 CPU가 소정 시간 동안 데이터를 백업하는 제 2 메모리를 포함하고, 제 2 메모리는 플래시 메모리(flash memory) 또는 EEPROM(Electrically Erasable Programmable Read-Only Memory)을 포함할 수 있다.

전원 관리부가 단락된 전원이 다시 공급됨을 감지하면, 보조 CPU는 제 2 메모리에 백업된 데이터를 복원할 수 있다.

백업된 데이터는 전원이 단락되기 이전에 활성 CPU로 동작하던 CPU에 복원될 수 있다.

제 1 CPU 및 제 2 CPU는 최초 전원 공급에 따라 초기 기동되면서 동기화될 수 있다.

제 1 CPU 및 제 2 CPU 중 활성 CPU는 동기화 이후로 변경되는 데이터 값을 주기적으로 비활성 CPU에 전송할 수 있다.

DDC 시스템은 하나 이상의 외부 입출력 모듈과 연결되는 MUX, 제 1 CPU 및 제 2 CPU의 동작 상태에 대한 정보, 활성 CPU에 대한 정보 및 비활성 CPU에 대한 정보 중 적어도 하나를 표시하는 디스플레이부 및 DDC 시스템을 제어하기 위한 복수의 버튼을 포함하는 사용자 입력부를 더 포함할 수 있다.

활성 CPU를 강제 전환하는 외부 입력이 수신되는 경우, 보조 CPU는 감시 신호의 수신 여부에 관계 없이 활성 CPU를 강제 전환하며, 강제 전환에 앞서 활성 CPU 및 비활성 CPU 간의 동기화를 수행할 수 있다.

본 발명의 실시 예들에 따르면 다음과 같은 효과를 기대할 수 있다.

첫째로, 이중화된 CPU를 통해 시스템 안정성을 확보하고, 시스템에 문제가 발생한 경우에 대해 유연하게 대처할 수 있다.

둘째로, 전원 공급 상황이 원활하지 않은 경우라 하더라도 데이터의 손실을 최소화하여 시스템 안정성을 최대한 확보할 수 있다.

셋째로, 전원의 공급이 다시 원활해진 경우, 이전 데이터를 복원할 수 있어 시스템이 안정적으로 동작 가능하다.

본 발명의 실시 예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 이하의 본 발명의 실시 예들에 대한 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 발명을 실시함에 따른 의도하지 않은 효과들 역시 본 발명의 실시 예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.

이하에 첨부되는 도면들은 본 발명에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 본 발명에 대한 실시 예들을 제공한다. 다만, 본 발명의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다. 각 도면에서의 참조 번호(reference numerals)들은 구조적 구성요소(structural elements)를 의미한다.
도 1은 본 발명의 일 실시 예에 의한 DDC 시스템의 구성을 도시한 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 DDC 시스템의 동작 과정을 설명하는 흐름도이다.
도 3은 본 발명의 또 다른 실시 예에 따른 DDC 시스템의 동작 과정을 설명하는 흐름도이다.
도 4는 본 발명의 또 다른 실시 예에 따른 DDC 시스템의 동작 과정을 설명하는 흐름도이다.

본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 한다.

이하의 실시 예들은 본 발명의 구성요소들과 특징들을 소정 형태로 결합한 것들이다. 각 구성요소 또는 특징은 별도의 명시적 언급이 없는 한 선택적인 것으로 고려될 수 있다. 각 구성요소 또는 특징은 다른 구성요소나 특징과 결합되지 않은 형태로 실시될 수 있다. 또한, 일부 구성요소들 및/또는 특징들을 결합하여 본 발명의 실시 예를 구성할 수도 있다. 본 발명의 실시 예들에서 설명되는 동작들의 순서는 변경될 수 있다. 어느 실시 예의 일부 구성이나 특징은 다른 실시 예에 포함될 수 있고, 또는 다른 실시 예의 대응하는 구성 또는 특징과 교체될 수 있다.

도면에 대한 설명에서, 본 발명의 요지를 흐릴 수 있는 절차 또는 단계 등은 기술하지 않았으며, 당업자의 수준에서 이해할 수 있을 정도의 절차 또는 단계는 또한 기술하지 아니하였다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 “포함(comprising 또는 including)”한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 “…부”, “…기”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. 또한, 명세서 전체에서 어떠한 구성이 다른 구성에 “연결”된다고 할 때, 이는 물리적 연결뿐 아니라 전기적 연결 또한 포함할 수 있으며, 나아가 논리적인 연결 관계에 있음을 의미할 수도 있다.

또한, “일(a 또는 an)”, “하나(one)”, “그(the)” 및 유사 관련어는 본 발명을 기술하는 문맥에 있어서(특히, 이하의 청구항의 문맥에서) 본 명세서에 달리 지시되거나 문맥에 의해 분명하게 반박되지 않는 한, 단수 및 복수 모두를 포함하는 의미로 사용될 수 있다.

또한, 본 명세서에서 “사용자”는 웨어러블 디바이스의 착용자, 사용자 등이 될 수 있으며 웨어러블 디바이스를 수리하는 기술자 또한 포함할 수 있으나, 이에 한정되는 것은 아니다.

이하, 본 발명에 따른 바람직한 실시 형태를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 발명의 예시적인 실시형태를 설명하고자 하는 것이며, 본 발명이 실시될 수 있는 유일한 실시형태를 나타내고자 하는 것이 아니다.

또한, 본 발명의 실시 예들에서 사용되는 특정 용어들은 본 발명의 이해를 돕기 위해서 제공된 것이며, 이러한 특정 용어의 사용은 본 발명의 기술적 사상을 벗어나지 않는 범위에서 다른 형태로 변경될 수 있다.

도 1은 본 발명의 일 실시 예에 의한 DDC 시스템의 구성을 도시한 블록도이다. DDC 시스템(100)은 도 1에 도시된 구성 이외에도 다른 범용적인 구성을 더 포함할 수 있으며, 도 1에 도시된 구성보다 적은 구성으로 구현될 수도 있다. 즉, DDC 시스템(100)에 대한 권리범위는 도 1에 도시되고 설명하는 내용에 한정되는 것은 아니다.

DDC 시스템(100)은 외부 설비를 자동으로 제어하기 위한 시스템으로, 외부 기능 모듈들과 연결되어 해당 설비에 최적화된 제어 서비스를 제공하는 수단이다. DDC 시스템(100)은 사용자 입력에 따라 데이터를 처리하여 신호를 생성하며, 생성된 신호를 외부 설비에 전송하거나 시각적으로 출력할 수 있다.

이하에서는 DDC 시스템(100)이 포함할 수 있는 여러 가지 구성들에 대해 구체적으로 설명한다. 일 실시 예에 의한 DDC 시스템(100)은 두 개의 주 CPU(112, 114), 보조 CPU(115), 전원 관리부(120), MUX(125), 사용자 입력부(130), 디스플레이부(135), 제 1 메모리(142), 제 2 메모리(144), 이더넷 모듈(145), RS 485 모듈(150), USB 모듈(155) 및 I/O 모듈(160) 등을 포함할 수 있다. 도시된 구성들은 시스템 버스(172, 174)를 통해 연결되어 데이터와 신호를 주고 받을 수 있다.

상술한 바와 같이, 도 1에 도시되고 이하에서 설명될 여러 구성들은 단순한 예시에 불과하며, DDC 시스템(100)은 도시된 구성보다 적거나 많은 구성을 포함하도록 구현될 수 있다. 이하에서는 각 구성요소들에 대해 구체적으로 설명한다.

두 개의 주 CPU(112, 114)는 DDC 시스템(100)의 외부로부터 수신되는 데이터를 처리하며, 다른 여러 구성들을 제어한다. 즉, 주 CPU(112, 114)는 DDC 시스템(100) 전체의 동작을 제어하는 역할을 수행한다. 또한, 주 CPU(112, 114)는 입출력 데이터의 처리, 설정 값들의 제어, 프로그램의 실행, 로그 데이터의 수집 등 다양한 작업을 수행한다.

한편, DDC 시스템(100)은 도시된 바와 같이 두 개의 주 CPU(112, 114)를 포함한다. 주 CPU(112, 114)는 활성 모드 또는 비활성 모드로 동작할 수 있으며, 활성 모드로 동작하는 CPU를 활성 CPU, 비활성 모드로 동작하는 CPU를 비활성 CPU라 부를 수 있다. 두 개의 주 CPU(112, 114) 중 하나는 활성 CPU가 되고, 다른 하나는 비활성 CPU가 된다. 즉, 두 개의 주 CPU(112, 114) 중 활성 CPU가 DDC 시스템(100) 전체를 제어하며, 다른 CPU인 비활성 CPU는 활성 CPU를 보조하는 역할을 수행한다.

주 CPU(112, 114) 중에서 활성 CPU는 DDC 시스템(100) 전체를 제어하는 과정에서 주기적으로 보조 CPU(115)에 감시 신호를 전송한다. 감시 신호는 보조 CPU의 입장에서 활성 CPU가 정상적으로 동작하는지 감시할 수 있도록 활성 CPU가 주기적으로 전송하는 신호를 의미한다. 즉, 후술할 보조 CPU는 활성 CPU로부터 감시 신호를 주기적으로 수신하며, 감시 신호가 일정 시간 이상 수신되지 않는 경우 활성 CPU의 동작에 문제가 있음을 알 수 있다. 이러한 감시 신호의 전송 주기는 1초로 구현될 수 있으나, 이는 단순한 예시에 불과하며 전송 주기가 1초에 한정되는 것은 아니다. 보조 CPU의 구체적인 동작은 후술한다.

또한, 활성 CPU는 DDC 시스템(100)을 제어하며 처리하는 데이터 값을 주기적으로 비활성 CPU에 전송한다. 즉, 활성 CPU는 DDC 시스템(100)을 제어하는 과정에서 여러 가지 데이터를 수신 받고 처리하며, 이와 같은 처리 결과, 설정 값, 프로그램 결과 값 등의 데이터는 비활성 CPU로 주기적으로 전송된다. 이에 따라, 주 CPU(112, 114) 중에서 비활성 CPU는 활성 CPU로부터 수신된 데이터를 수집 및 적용함으로써 활성 CPU와 동일한 상태를 유지할 수 있다.

위와 같은 CPU 이중화 과정은 동기화와는 구별되어야 한다. 즉, 동기화는 DDC 시스템(100)의 초기 기동 시에 수행될 수 있으며, CPU 이중화에 비해 상대적으로 긴 시간 동안 (약 2분 가량) 두 개의 CPU를 완전히 동일한 상태로 설정하는 것이다. 반면에, 상술한 CPU 이중화는 활성 CPU가 자신이 데이터를 처리함에 따라 변경되는 데이터 값만을 비활성 CPU에 주기적으로 전송하는 과정을 의미한다. 따라서, CPU 이중화는 동기화 과정에 비해 훨씬 짧고 간단하게 수행될 수 있다.

한편, 비활성 CPU는 상술한 CPU 이중화 과정에 따라 활성 CPU와 동일한 상태를 유지한다. 즉, 비활성 CPU는 변경 데이터에 대한 정보를 주기적으로 수신함으로써 데이터 값을 갱신한다. 비활성 CPU는 활성 CPU와의 이중화를 통해서 활성 CPU에 예상치 못한 문제가 발생하여 활성 CPU가 정상적으로 동작할 수 없는 경우를 대비한다. 즉, 후술하는 바와 같이 비활성 CPU는 보조 CPU(115)의 제어에 따라 활성 CPU의 동작을 이어서 수행할 수 있다.

보조 CPU(115)는 두 개의 주 CPU(112, 114)가 활성 모드 또는 비활성 모드로 동작하도록 제어한다. 즉, 보조 CPU는 두 개의 주 CPU(112, 114) 중 활성 CPU로 동작할 CPU와 비활성 CPU로 동작할 CPU를 각각 선택하고, 두 CPU를 해당 동작 모드로 동작하도록 제어한다.

앞서 설명한 바와 같이, 보조 CPU(115)는 활성 CPU로부터 주기적으로 감시 신호를 수신함으로써 활성 CPU가 정상적으로 동작하는지 확인한다. 감시 신호는 시스템 버스(172)의 UART(Universal Asynchronous Receiver Transmitter) 통신 라인을 거쳐 수신될 수 있다. 예를 들어, 감시 신호가 1초 간격으로 보조 CPU(115)에 전송되는 경우, 보조 CPU(115)는 감시 신호가 2초 이상 수신되지 않는다면 현재의 활성 CPU의 동작이 정상적으로 이루어지지 않음을 알 수 있다.

활성 CPU의 동작에 문제가 있다고 판단된 경우, 보조 CPU(115)는 활성 CPU와 비활성 CPU를 전환한다. 즉, 보조 CPU(115)는 활성 CPU를 비활성 모드로 동작하도록 제어하고, 비활성 CPU를 활성 모드로 동작하도록 제어한다. 이러한 전환 과정은 동시에 수행될 수 있으며, 비활성 CPU는 활성 CPU의 동작을 이어서 수행하게 된다. 상술한 바와 같이, 비활성 CPU는 활성 CPU로부터 주기적으로 데이터 값을 수신하여 이중화되므로, 보조 CPU(115)의 제어 하에 활성 CPU의 동작을 이어서 수행할 수 있다.

한편, 보조 CPU(115)는 상술한 감시 신호의 수신 여부에 관계 없이 활성 CPU와 비활성 CPU를 전환할 수도 있다. 예를 들어, 활성 CPU를 강제로 전환하는 외부 입력이 후술할 사용자 입력부(130)를 통해서 수신되는 경우, 보조 CPU(115)는 활성 CPU와 비활성 CPU의 동작 모드를 전환할 수도 있다. 이러한 경우에 있어서 보조 CPU(115)는 활성 CPU가 안정적으로 동작 중이라 하더라도 주 CPU(112, 114)들의 동작 모드를 전환하게 된다.

전원 관리부(120)는 DDC 시스템(100)으로 공급되는 전원을 관리한다. 전원 관리부(120)는 외부로부터 DDC 시스템(100)에 공급되는 전원을 주 CPU(112, 114)에 전달할 수 있으며, 공급 중인 전원이 단락되는지 여부 또한 감지할 수 있다.

먼저, 전원 관리부(120)는 DDC 시스템(100)에 초기 전원이 공급되는 것을 감지하고, 보조 CPU(115)에 이를 알릴 수 있다. 이에 따라, 상술한 바와 같이 보조 CPU(115)는 DDC 시스템(100)의 초기 기동에 따른 주 CPU(112, 114) 동기화 과정을 수행하게 된다.

한편, 전원 관리부(120)가 DDC 시스템(100)으로 공급되는 전원을 관리하는 도중에 공급되는 전원이 단락될 수 있다. 전원이 단락되는 경우 DDC 시스템(100) 전체의 동작에 예기치 않은 오류나 데이터 손실이 발생할 수 있어, 이러한 경우에 문제가 된다. 공급 전원이 단락되면 전원 관리부(120)는 예비 전원을 동작시키며, 활성 CPU는 예비 전원이 공급되는 동안 데이터를 백업한다. 이러한 백업 과정은 활성 CPU가 전원이 정상 상태인 경우 데이터를 저장하는 제 1 메모리(142)와 구별되는 제 2 메모리(144)에 대해 수행될 수 있으며, 제 2 메모리(144)는 전원이 단락되는 경우라도 데이터를 유지할 수 있는 저장매체가 될 수 있다.

한편, 전원 관리부(120)는 단락되는 전원이 다시 정상적으로 DDC 시스템(100)에 공급됨을 감지한다. 전원이 다시 정상적으로 공급되는 경우, DDC 시스템(100)의 활성 CPU는 제 2 메모리(144)에 백업했던 데이터를 복원하게 되며, 이러한 일련의 과정은 뒤에서 구체적으로 설명한다.

MUX(125)는 시스템 버스(174)에 연결된 여러 기능 모듈들과 주 CPU(112, 114)를 연결하며 데이터를 전달한다. 즉, MUX(125)는 보조 CPU(115) 로부터 두 개의 주 CPU(112, 114) 중 현재의 활성 CPU가 어떠한 CPU인지에 대한 정보를 수신하고, 활성 CPU를 시스템 버스(174)에 연결하여 다른 기능 모듈들과 연결하는 스위치 역할을 수행한다. 또한, MUX(125)는 이더넷 모듈(145), RS 485 모듈(150), USB 모듈(155), I/O 모듈(160) 등 기능 모듈들로부터 데이터와 신호를 수신하여 단일 신호를 생성하며, 단일 신호를 주 CPU(112, 114) 중 활성 CPU에 전달한다. 반대로, MUX(125)는 활성 CPU로부터 전달 받은 단일 신호를 기능 모듈들에 분리하여 전송하는 역할도 수행한다.

사용자 입력부(130)는 DDC 시스템(100)을 제어하는 사용자 입력을 외부로부터 수신한다. 예를 들어, 사용자 입력부(130)는 DDC 시스템(100)을 제어하기 위한 여러 가지 기능들이 대응되는 복수의 버튼을 포함할 수 있다. 이에 따라, 사용자 입력부(130)는 각 버튼을 누르거나 터치하는 사용자의 동작에 따라 해당 버튼에 매칭된 기능들을 수행하여 DDC 시스템(100)의 동작을 제어한다.

앞서 설명한 예를 들면, 사용자 입력부(130)는 활성 CPU와 비활성 CPU를 강제로 전환하는 제어 명령이 대응되는 버튼을 포함할 수 있고, 해당 버튼을 누르거나 터치하는 사용자 입력에 따라 활성/비활성 CPU를 전환하는 명령을 보조 CPU(115)에 전달하게 된다. 또 다른 예를 들면, 사용자 입력부(130)는 문제가 생겨 동작하지 못하고 있는 비활성 CPU를 리셋하는 명령이 대응되는 버튼을 포함할 수도 있다. 해당 버튼에 대한 사용자 입력이 수신되면, 사용자 입력부(130)는 비활성 CPU로 리셋 명령을 전달할 수 있다.

디스플레이부(135)는 DDC 시스템(100)에서 처리되는 데이터와 정보를 표시 출력한다. 디스플레이부(135)는 화면 상에 그래픽 유저 인터페이스(GUI, Graphic User Interface) 또는 텍스트를 출력함으로써 해당 정보를 표시할 수 있다. 예를 들어, 디스플레이부(135)는 두 개의 주 CPU(112, 114) 중 어떠한 CPU가 활성 CPU인지 출력할 수 있다. 또한, 디스플레이부(135)는 활성 CPU 및/또는 비활성 CPU의 현재 동작 상태(예를 들어, 정상 동작 또는 고장 등)에 대한 정보도 출력할 수 있다.

한편, 디스플레이부(135)는 액정 디스플레이(liquid crystal display), 박막 트랜지스터 액정 디스플레이(thin film transistor-liquid crystal display), 유기 발광 다이오드(organic light-emitting diode), 플라즈마 디스플레이 패널(plasma display panel), 플렉서블 디스플레이(flexible display), 전기영동 디스플레이(electrophoretic display) 중 적어도 하나를 포함하는 형태로 구현될 수 있다.

제 1 메모리(142)와 제 2 메모리(144)는 DDC 시스템(100)에서 처리되는 여러 가지 데이터, 정보, 값, 프로그램, 알고리즘 등을 저장한다. 상술한 바와 같이, 제 1 메모리(142)는 전원이 정상적으로 공급되고 활성 CPU가 정상 상태에서 동작하는 경우의 데이터를 저장한다. 예를 들어, 제 1 메모리(142)는 RAM(Random Access Memory)로 구현될 수 있다.

이와는 달리, 제 2 메모리(144)는 DDC 시스템(100)에 예기치 못한 문제가 발생한 경우의 데이터를 저장한다. 예를 들어, DDC 시스템(100)으로 공급되는 전원이 단락되어 전원 관리부(120)가 예비 전원을 소정 시간 동안 동작한 경우, 제 2 메모리(144)는 활성 CPU의 데이터 값을 등을 백업하여 저장할 수 있다. 제 2 메모리(144)는 DDC 시스템(100)의 전원이 꺼진 경우라 하더라도 데이터 값을 유지할 수 있어야 하기 때문에, 제 1 메모리(142)와는 달리 플래시 메모리(flash memory) 또는 EEPROM(Electrically Erasable Programmable Read-Only Memory) 등으로 구현될 수 있다.

제 2 메모리(144)는 DDC 시스템(100)의 전원이 꺼지더라도 데이터를 보유할 수 있기 때문에, 제 2 메모리(144)는 DDC 시스템(100)으로의 전원이 정상적으로 재공급되면, 백업되어 저장된 데이터를 활성 CPU에 제공할 수 있다. 이에 따라, DDC 시스템(100)은 전원이 차단되는 경우에 있어서도 안정적이고 연속적으로 동작할 수 있게 된다.

이더넷 모듈(145), RS 485 모듈(150), USB 모듈(155), I/O 모듈(160) 등은 각각의 기능 모듈들이 칭하는 바가 명확하여 구체적인 설명은 생략한다. 즉, 이더넷 모듈(145)은 이더넷 케이블이 연결되어 DDC 시스템(100)이 이더넷 통신을 수행하도록 동작하며, RS 485 모듈(150)은 DDC 시스템(100)이 RS 485 통신을 수행하게끔 동작한다. USB 모듈(155)도 마찬가지로 외부 USB가 연결되는 모듈을 의미하고, I/O 모듈(160)은 설명한 실시 예 외에 다양한 외부 입력이 연결되는 기능 모듈을 의미한다. DDC 시스템(100)은 하나 이상의 I/O 모듈(160)을 포함할 수 있다.

이하에서는 DDC 시스템(100)이 이중화된 CPU를 이용하여 동작하는 구체적인 과정에 대해 설명한다. 이하에서 설명할 내용에는 앞서 도 1에서 설명한 내용이 동일하거나 유사하게 적용될 수 있으며, 구체적인 설명이 생략되더라도 도 1에서 설명한 내용이 그대로 적용될 수 있음은 기술 분야에서 통상의 지식을 가진 자라면 쉽게 알 수 있다.

도 2는 본 발명의 일 실시 예에 따른 DDC 시스템의 동작 과정을 설명하는 흐름도이다. 도 2에서는 DDC 시스템에 포함된 두 개의 CPU가 이중화되어 동작하는 과정을 설명한다.

단계 S210에서, DDC 시스템에 전원이 공급되면 DDC 시스템은 초기 기동을 수행한다. 이어서, DDC 시스템은 단계 S220에서 두 개의 주 CPU를 동기화한다. 즉, 도 1에서 설명한 바와 같이 두 개의 주 CPU는 단계 S220에서 동기화 과정을 거쳐 동일한 상태로 설정된다.

단계 S230에서, 두 개의 주 CPU 중 활성 CPU가 동작하며 DDC 시스템을 제어한다. 두 개의 주 CPU 중에서 전원의 공급이 차단되기 전 마지막으로 동작했던 CPU가 활성 CPU가 될 수 있다. 활성 CPU는 전원의 공급이 차단되기 전에 플래시 메모리 또는 EEPROM 에 저장했던 데이터 값을 로드(load)할 수 있으며, 로드한 값을 참고하여 DDC 시스템을 제어하도록 동작할 수 있다.

단계 S240에서 활성 CPU는 DDC 시스템을 제어하면서 보조 CPU로 감시 신호를 주기적으로 전송한다. 보조 CPU는 감시 신호가 수신됨에 따라 활성 CPU가 정상적으로 동작하고 있음을 알 수 있다.

한편, 단계 S250에서 보조 CPU는 감시 신호의 수신이 기결정된 임계 시간 이상 중단되는지 판단한다. 이러한 임계 시간은 사용자 입력에 따라 설정될 수도 있고, 시스템 내부에서 자동적으로 결정될 수도 있다. 시스템의 안정성을 위해서, 임계 시간은 감시 신호가 전송되는 주기의 2배로 설정될 수 있다. 즉, 보조 CPU는 활성 CPU로부터 전송되는 감시 신호가 연속적으로 2번 이상 미수신되는 경우를 식별하도록 동작할 수 있다. 또한, 이러한 임계 시간은 감시 신호의 전송 주기와는 무관하게 특정한 시간 구간(예를 들어, 5초)으로 결정될 수도 있다.단계 S250에서 감시 신호가 임계 시간 이상 미수신되는 경우, S260으로 진행한다. 즉, 보조 CPU는 활성 CPU의 동작에 문제가 있음을 인지하고 활성 CPU와 비활성 CPU를 전환한다. 보조 CPU는 비활성 CPU로 하여금 활성 CPU가 수행하던 동작을 이어서 수행하도록 하며, 활성 CPU는 비활성 모드로 전환한다. DDC 시스템은 비활성 모드로 전환된 주 CPU가 문제가 있음을 디스플레이부에 출력함으로써, 사용자로 하여금 해당 주 CPU를 리셋하도록 알릴 수 있다. 이와는 달리, 보조 CPU는 사용자가 주 CPU를 리셋하도록 알리는 대신 자동적으로 비활성 모드로 전환된 주 CPU를 리셋할 수도 있다.

일 실시 예에 의하면, 보조 CPU는 활성 CPU를 전환하기에 앞서 활성 CPU의 상태를 확인하기 위한 신호를 전송할 수도 있다. 즉, 기결정된 임계 시간 동안 감시 신호가 수신되지 않으면, 보조 CPU는 활성 CPU로 확인 신호를 전송하고 확인 신호에 대한 응답이 수신되지 않는 경우에 활성 CPU를 전환할 수도 있다.

한편, 단계 S250에서 감시 신호의 수신이 중단되지 않고 문제 없이 수신되면, 보조 CPU는 계속하여 감시 신호를 수신하며 활성 CPU를 감독한다. 이에 따라, 두 개의 주 CPU는 이중화되어 DDC 시스템의 안정적인 동작을 보장할 수 있다.

이상에서 설명한 바와는 달리, 보조 CPU는 사용자로부터의 외부 입력에 따라 활성/비활성 CPU를 강제로 전환할 수 있다. 즉, 활성 CPU를 강제로 전환하는 사용자 입력이 수신되는 경우, 보조 CPU는 단계 S240에 이어서 감시 신호의 수신 여부에 관계 없이 활성/비활성 CPU를 전환한다.

해당 실시 예는 사용자의 외부 입력에 따라 CPU의 동작 모드를 전환하는 것이다. 즉, CPU의 동작 상태가 문제가 있어서 전환하는 것이 아니라, 사용자의 판단에 따라 통제 가능한 환경에서 CPU의 동작 모드가 전환되는 것이다. 이에 따라, 보조 CPU는 두 개의 주 CPU의 동작 모드를 긴급하게 전환하지 않아도 되는 상황이라 볼 수 있다. 따라서, 외부 입력에 따라 CPU의 동작 모드를 전환하는 경우, 보조 CPU는 동작 모드의 전환에 앞서 두 개의 주 CPU를 동기화한다. 이에 따라, 활성 모드로 전환되는 주 CPU는 이전에 활성 모드로 동작하던 주 CPU의 동작을 오차 없이 이어 수행할 수 있다.

도 3은 본 발명의 또 다른 실시 예에 따른 DDC 시스템의 동작 과정을 설명하는 흐름도이다. 도 3에서는 DDC 시스템으로의 전원이 단락되는 경우 DDC 시스템의 동작 과정을 설명한다. 단계 S310 내지 단계 S330에 대해서는 도 2에서 설명한 내용이 동일하거나 유사하게 적용될 수 있어, 구체적인 설명은 생략한다.

단계 S330에서 활성 CPU가 DDC 시스템을 제어하는 동작을 시작하면, 단계 S340에서 전원 관리부는 DDC 시스템으로의 외부 전원 공급을 감지한다. 전원 관리부는 DDC 시스템에 공급되는 외부 전원이 DDC 시스템의 동작에 충분한 정도로 공급되는지 확인하며, 단계 S350에서 전원이 단락되는지 여부도 파악한다.

단계 S350에서 DDC 시스템으로 공급되는 전원이 단락되지 않는 경우, 전원 관리부는 계속하여 외부 전원의 공급을 감지한다. 반면에, 단계 S350에서 외부 전원이 단락되는 경우, 단계 S360에서 전원 관리부는 전원이 단락되어 DDC 시스템 전체의 전원이 꺼지기 전에 예비 전원을 일정 시간 동안 동작시킨다. 이러한 예비 전원은 DDC 시스템 내에 포함되는 보조 배터리가 될 수 있다.

단계 S370에서 활성 CPU는 자신이 처리 중이던 데이터, 값, 프로그램 결과 등을 예비 전원이 동작하는 소정 시간 동안 백업하여 저장한다. 단계 S370에서 데이터가 백업되는 메모리는 주 CPU가 정상 상태에서 데이터를 저장하는 메모리(예를 들어, RAM)와는 달리, 전원이 차단되더라도 데이터를 유지하여 저장할 수 있는 저장 매체가 될 수 있다. 단계 S370에서 활성 CPU는 자신을 식별하기 위한 식별자도 함께 백업할 수 있다. 이 식별자에 대해서는 도 4에서 구체적으로 설명한다.

도 3에 명시적으로 도시되지는 않으나, 단계 S370에서 활성 CPU의 데이터가 백업되고 나면 비활성 CPU의 데이터도 백업될 수 있다. 즉, 전원 관리부가 공급하는 예비 전원이 두 개의 주 CPU를 백업하기에 충분한 시간을 제공하는 경우, 활성 CPU의 백업에 이어서 비활성 CPU의 백업도 수행될 수 있다. 활성 CPU가 비활성 CPU로 변경되는 데이터 값을 전송하는 주기가 정해져 있어 두 개의 주 CPU가 항상 같은 값을 관리하는 것은 아니므로, 비활성 CPU도 자신의 데이터를 예비 전원이 허용되는 한도 내에서 백업할 수 있다.

도 4는 본 발명의 또 다른 실시 예에 따른 DDC 시스템의 동작 과정을 설명하는 흐름도이다. 도 3에서 DDC 시스템으로 공급되는 외부 전원이 차단되었으므로 DDC 시스템의 전원이 꺼지게 되며, 도 4에서는 도 3에 이어 전원이 재공급된 경우의 동작 과정을 설명한다.

단계 S410에서 단락된 전원이 DDC 시스템에 재공급된다. 이에 따라, 전원 관리부는 DDC 시스템으로 전원을 분배하여 공급할 수 있다.

한편, 보조 CPU는 단계 S420에서 최종 활성 CPU를 결정한다. 즉, 전원이 단락되기 전에 마지막으로 활성 모드로 동작했던 주 CPU가 결정된다. 이러한 과정은 앞서 도 3의 단계 S370에서 백업된 활성 CPU의 식별자를 참조하여 수행될 수 있다.

이어서, 최종 활성 CPU가 선택되면 단계 S430에서 보조 CPU는 최종 활성 CPU에 백업 데이터를 복원한다. 즉, 전원의 단락 전에 마지막으로 활성 모드로 동작했던 CPU가 다시 활성 CPU가 된다. 단계 S440에서 활성 CPU가 동작하며 DDC 시스템을 제어하게 된다.

한편, 비활성 CPU는 전원이 재공급된 이후에 두 가지 방법으로 동작할 수 있다. 첫째로, DDC 시스템이 초기 시동하는 경우와 마찬가지로 활성 CPU 및 비활성 CPU 간의 동기화가 단계 S430과 단계 S440 사이에 수행될 수 있다. 이러한 경우, 비활성 CPU는 활성 CPU에 백업된 데이터와 동일하게 설정되며 활성 CPU의 이어지는 동작에 따라 변경되는 데이터 값만을 수신하여 적용하면 된다.

둘째로, 비활성 CPU가 전원의 단락 이전에 별도로 자신의 데이터를 백업한 경우, 비활성 CPU도 단계 S430에서 자신의 데이터를 복원할 수 있다. 이러한 경우, 활성 CPU에 백업된 데이터와 비활성 CPU에 백업된 데이터는 오차가 있을 수 있지만, 전원의 단락 이전에도 활성 CPU는 비활성 CPU에 주기적으로 변경된 데이터를 제공하였으므로 그 차이는 크지 않다. 이에 따라, 전원이 재공급된 이후에 활성 CPU가 비활성 CPU에 전송해야 할 데이터가 많지 않으며, 비활성 CPU는 동기화가 수행되는 첫번째 실시 예보다 더 빠르게 활성 CPU와 동일한 상태로 대기할 수 있게 된다.

본원 발명의 실시 예 들과 관련된 기술 분야에서 통상의 지식을 가진 자는 상기 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로, 개시된 방법들은 한정적인 관점이 아닌 설명적 관점에서 고려되어야 한다. 본 발명의 범위는 발명의 상세한 설명이 아닌 특허청구 범위에 나타나며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims

이중화된 CPU를 포함하는 DDC(Direct Digital Control) 시스템에 있어서,
활성 모드 또는 비활성 모드로 동작하는 제 1 CPU 및 제 2 CPU;
상기 제 1 CPU 및 상기 제 2 CPU를 상기 활성 모드 또는 상기 비활성 모드로 동작하도록 제어하는 보조 CPU; 및
상기 제 1 CPU 및 상기 제 2 CPU로 공급되는 전원을 관리하는 전원 관리부를 포함하고,
상기 제 1 CPU 및 상기 제 2 CPU 중 활성 모드로 동작하는 활성 CPU로부터 상기 보조 CPU에 주기적으로 전송되는 감시 신호가 일정 시간 이상 수신되지 않는 경우, 상기 보조 CPU는 상기 활성 CPU를 비활성 모드로 동작하도록 제어하고, 비활성 모드로 동작하는 비활성 CPU를 상기 활성 모드로 동작하도록 제어하며,
상기 전원 관리부는 상기 DDC 시스템으로 공급되는 전원이 단락되는 경우, 예비 전원을 동작시켜 소정 시간 동안 상기 활성 CPU의 데이터를 백업하도록 제어하며,
상기 활성 CPU를 강제 전환하는 외부 입력이 수신되는 경우, 상기 보조 CPU는 상기 감시 신호의 수신 여부에 관계 없이 상기 활성 CPU를 강제 전환하며, 상기 강제 전환에 앞서 상기 활성 CPU 및 상기 비활성 CPU 간의 동기화를 수행하는 것인DDC 시스템.
제 1 항에 있어서,
상기 DDC 시스템은
상기 활성 CPU로 전원이 정상적으로 공급되는 경우에 상기 활성 CPU가 데이터를 저장하는 제 1 메모리; 및
상기 DDC 시스템으로 공급되는 전원이 단락되는 경우에 상기 활성 CPU가 상기 소정 시간 동안 데이터를 백업하는 제 2 메모리를 포함하고,
상기 제 2 메모리는 플래시 메모리(flash memory) 또는 EEPROM(Electrically Erasable Programmable Read-Only Memory)을 포함하는, DDC 시스템.
제 2 항에 있어서,
상기 전원 관리부가 상기 단락된 전원이 다시 공급됨을 감지하면, 상기 보조 CPU는 상기 제 2 메모리에 백업된 데이터를 상기 제 1 CPU 및 상기 제 2 CPU 중 어느 하나에 복원하는 것인, DDC 시스템.
제 3 항에 있어서,
상기 백업된 데이터는 상기 전원이 단락되기 이전에 상기 활성 CPU로 동작하던 CPU에 복원되는 것인, DDC 시스템.
제 1 항에 있어서,
상기 제 1 CPU 및 상기 제 2 CPU는 최초 전원 공급에 따라 초기 기동되면서 동기화되는 것인, DDC 시스템.
제 5 항에 있어서,
상기 제 1 CPU 및 상기 제 2 CPU 중 상기 활성 CPU는 상기 동기화 이후로 변경되는 데이터 값을 주기적으로 상기 비활성 CPU에 전송하는 것인, DDC 시스템.
제 1 항에 있어서,
상기 DDC 시스템은
하나 이상의 외부 입출력 모듈과 연결되는 MUX;
상기 제 1 CPU 및 상기 제 2 CPU의 동작 상태에 대한 정보, 활성 CPU에 대한 정보 및 비활성 CPU에 대한 정보 중 적어도 하나를 표시하는 디스플레이부; 및
상기 DDC 시스템을 제어하기 위한 복수의 버튼을 포함하는 사용자 입력부를 더 포함하는, DDC 시스템.
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