JP2503634B2 - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JP2503634B2 JP2503634B2 JP1062188A JP6218889A JP2503634B2 JP 2503634 B2 JP2503634 B2 JP 2503634B2 JP 1062188 A JP1062188 A JP 1062188A JP 6218889 A JP6218889 A JP 6218889A JP 2503634 B2 JP2503634 B2 JP 2503634B2
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- Japan
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- microprogram
- circuit
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- program memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラムメモリ中に格納されたマイクロ
プログラムに従い動作するマイクロプログラム制御装置
に関するものである。
プログラムに従い動作するマイクロプログラム制御装置
に関するものである。
従来、この種のマイクロプログラム制御装置において
は、第４図に示すように、プログラムメモリ20の出力の
一部をデコーダ回路30にて論理回路60を制御する制御信
号301に変換し、この信号301を論理回路60に与えること
により論理回路60を制御する。
は、第４図に示すように、プログラムメモリ20の出力の
一部をデコーダ回路30にて論理回路60を制御する制御信
号301に変換し、この信号301を論理回路60に与えること
により論理回路60を制御する。
第４図において、10はプログラムカウンタ、50はアド
レス生成回路である。プログラムカウンタ10は実行中の
マイクロプログラムのアドレスを示し、プログラムメモ
リ20は、マイクロプログラム語200を格納し、プログラ
ムカウンタ10の内容101でアドレスされる。
レス生成回路である。プログラムカウンタ10は実行中の
マイクロプログラムのアドレスを示し、プログラムメモ
リ20は、マイクロプログラム語200を格納し、プログラ
ムカウンタ10の内容101でアドレスされる。
プログラムメモリ20に格納されるマイクロプログラム
語200の構成例を第５図に示す。同図において、201はEX
Aフィールド、202はEXCフィールド、204はNXAフィール
ド、205はCNSTフィールドである。
語200の構成例を第５図に示す。同図において、201はEX
Aフィールド、202はEXCフィールド、204はNXAフィール
ド、205はCNSTフィールドである。
第６図は第４図の装置の動作を示すフローチャートで
ある。まず、マイクロプログラムの実行条件が成立した
か否かを判断し（ステップ１）、成立していればステッ
プ２へ移行する。不成立の場合には動作を停止する。ス
テップ２で、プログラムカウンタ10の内容101によりプ
ログラムメモリ20のデータを読み出す（ステップ２）。
次に、読み出したマイクロプログラム語200のEXAフィー
ルド201をデコーダ回路30に与え（ステップ３）、デコ
ーダ回路30はEXAフィールド201の指示内容により論理回
路60への指示コード301を生成する（ステップ４）。
ある。まず、マイクロプログラムの実行条件が成立した
か否かを判断し（ステップ１）、成立していればステッ
プ２へ移行する。不成立の場合には動作を停止する。ス
テップ２で、プログラムカウンタ10の内容101によりプ
ログラムメモリ20のデータを読み出す（ステップ２）。
次に、読み出したマイクロプログラム語200のEXAフィー
ルド201をデコーダ回路30に与え（ステップ３）、デコ
ーダ回路30はEXAフィールド201の指示内容により論理回
路60への指示コード301を生成する（ステップ４）。
次に、デコーダ回路30にて生成した指示コード301を
論理回路60に与える（ステップ５）。次に、マイクロプ
ログラム語200のCNSTフィールド205を論理回路60に与え
る（ステップ６）。指示コード301,CNSTフィールド205
の内容に従い、論理回路60が動作する。その結果は信号
線601によりアドレス生成回路50に表示される（ステッ
プ７）。次に、アドレス生成回路50は、マイクロプログ
ラム語200のNXAフィールド204の指示内容と信号線601で
表示された論理回路60の状態により、次に実行すべきマ
イクロプログラムのアドレスを生成し、信号線501によ
りプログラムカウンタ10に設定する（ステップ８）。
論理回路60に与える（ステップ５）。次に、マイクロプ
ログラム語200のCNSTフィールド205を論理回路60に与え
る（ステップ６）。指示コード301,CNSTフィールド205
の内容に従い、論理回路60が動作する。その結果は信号
線601によりアドレス生成回路50に表示される（ステッ
プ７）。次に、アドレス生成回路50は、マイクロプログ
ラム語200のNXAフィールド204の指示内容と信号線601で
表示された論理回路60の状態により、次に実行すべきマ
イクロプログラムのアドレスを生成し、信号線501によ
りプログラムカウンタ10に設定する（ステップ８）。
第４図〜第６図に示すように、従来のマイクロプログ
ラム制御装置においては、論理回路60のすべての動作の
組合せをデコーダ回路30にて記述する必要があり、次の
，で示すような欠点があった。
ラム制御装置においては、論理回路60のすべての動作の
組合せをデコーダ回路30にて記述する必要があり、次の
，で示すような欠点があった。
マイクロプログラムの設計時、修正時にはデコーダ回
路30の内容を把握したうえでの作業が必要になり、設計
作業が煩雑になる。
路30の内容を把握したうえでの作業が必要になり、設計
作業が煩雑になる。
マイクロプログラムは、デコーダ回路30に無い動作の
組合せを論理回路60に対し指定することができない。こ
のため、あらかじめ全ての組合せのデコード論理を用意
しておく必要があり、ハードウェア量が増加する。
組合せを論理回路60に対し指定することができない。こ
のため、あらかじめ全ての組合せのデコード論理を用意
しておく必要があり、ハードウェア量が増加する。
このような課題を解決するために本発明によるマイク
ロプログラム制御装置は、マイクロプログラムを格納す
るプログラムメモリと、プログラムメモリの出力の一部
をデコードするデコーダ回路と、プログラムメモリの出
力の一部を制御信号として、プログラムメモリの出力の
一部とデコーダ回路の出力とを切り替える切替回路と、
切替回路によりデコーダ回路の出力が選択された場合に
は、このデコーダ回路の出力とプログラムメモリの出力
の一部との組合せに基づいて次に実行すべきプログラム
のアドレス生成に要する所定の論理結果を出力し、切替
回路によりプログラムメモリの出力の一部が選択された
場合には、このプログラムメモリの出力の一部に基づい
て次に実行すべきプログラムのアドレス生成に要する所
定の論理結果を出力する論理回路とを備えたものであ
る。
ロプログラム制御装置は、マイクロプログラムを格納す
るプログラムメモリと、プログラムメモリの出力の一部
をデコードするデコーダ回路と、プログラムメモリの出
力の一部を制御信号として、プログラムメモリの出力の
一部とデコーダ回路の出力とを切り替える切替回路と、
切替回路によりデコーダ回路の出力が選択された場合に
は、このデコーダ回路の出力とプログラムメモリの出力
の一部との組合せに基づいて次に実行すべきプログラム
のアドレス生成に要する所定の論理結果を出力し、切替
回路によりプログラムメモリの出力の一部が選択された
場合には、このプログラムメモリの出力の一部に基づい
て次に実行すべきプログラムのアドレス生成に要する所
定の論理結果を出力する論理回路とを備えたものであ
る。
本発明によるマイクロプログラム制御装置において
は、デコーダ回路に無い組合せの動作をマイクロプログ
ラムにより指示できる。
は、デコーダ回路に無い組合せの動作をマイクロプログ
ラムにより指示できる。
第１図は、本発明によるマイクロプログラム制御装置
の一実施例を示す系統図である。同図において、40は切
替回路である。第１図において第４図と同一部分又は相
当部分には同一符号が付してある。
の一実施例を示す系統図である。同図において、40は切
替回路である。第１図において第４図と同一部分又は相
当部分には同一符号が付してある。
本装置のプログラムメモリ20に格納されるマイクロプ
ログラム語200の構成例を第２図（ａ），（ｂ）に示
す。第２図に示すように、マイクロプログラム語200は
２種用意される。第２図（ａ）に示すマイクロプログラ
ム語（以下「第１のマイクロプログラム語」という）は
デコーダ回路30を用いて論理回路60を制御するものであ
り、第２図（ｂ）に示すマイクロプログラム語（以下
「第２のマイクロプログラム語」という）はデコーダ回
路30を用いないで論理回路60を制御するものである。第
１と第２のマイクロプログラム語はEXCフィールド202に
より区別される。
ログラム語200の構成例を第２図（ａ），（ｂ）に示
す。第２図に示すように、マイクロプログラム語200は
２種用意される。第２図（ａ）に示すマイクロプログラ
ム語（以下「第１のマイクロプログラム語」という）は
デコーダ回路30を用いて論理回路60を制御するものであ
り、第２図（ｂ）に示すマイクロプログラム語（以下
「第２のマイクロプログラム語」という）はデコーダ回
路30を用いないで論理回路60を制御するものである。第
１と第２のマイクロプログラム語はEXCフィールド202に
より区別される。
マイクロプログラム語200において、NXAフィールド20
4は次に実行するマイクロプログラムのアドレスの生成
手順を指定するフィールドであり、CNSTフィールド205
は論理回路60に与える定数を格納するフィールドであ
る。また、EXAフィールド201はデコーダ回路30への指示
コードを格納するフィールド、EXDフィールド203はデコ
ーダ回路30を用いないで論理回路60を制御する場合の論
理回路60への動作指示内容を格納するフィールドであ
る。
4は次に実行するマイクロプログラムのアドレスの生成
手順を指定するフィールドであり、CNSTフィールド205
は論理回路60に与える定数を格納するフィールドであ
る。また、EXAフィールド201はデコーダ回路30への指示
コードを格納するフィールド、EXDフィールド203はデコ
ーダ回路30を用いないで論理回路60を制御する場合の論
理回路60への動作指示内容を格納するフィールドであ
る。
プログラムメモリ20から読み出されたマイクロプログ
ラム語200のEXAフィールド201はデコーダ回路30に供給
され、論理回路60を制御する制御信号301に変換され
る。
ラム語200のEXAフィールド201はデコーダ回路30に供給
され、論理回路60を制御する制御信号301に変換され
る。
一方、マイクロプログラム語200のEXCフィールド202
は切替回路40に与えられる。切替回路40は、信号202の
指示により、デコーダ回路30の出力301とマイクロプロ
グラム語200のEXDフィールド203の内容を切り替えて論
理回路60に与える。論理回路60は切替回路40より与えら
れた制御信号（信号線401上の信号）により動作を実施
する。
は切替回路40に与えられる。切替回路40は、信号202の
指示により、デコーダ回路30の出力301とマイクロプロ
グラム語200のEXDフィールド203の内容を切り替えて論
理回路60に与える。論理回路60は切替回路40より与えら
れた制御信号（信号線401上の信号）により動作を実施
する。
論理回路60の動作結果は信号線601によりアドレス生
成回路50に伝達され、NXAフィールド204の指定に従い、
次のマイクロプログラムのアドレスが生成される。生成
されたアドレスはプログラムカウンタ10に設定され、続
くマイクロプログラム語の読出しに利用される。
成回路50に伝達され、NXAフィールド204の指定に従い、
次のマイクロプログラムのアドレスが生成される。生成
されたアドレスはプログラムカウンタ10に設定され、続
くマイクロプログラム語の読出しに利用される。
第１図の装置の動作を第３図のフローチャートに示
す。同図において、ステップ１〜4,8は第６図のステッ
プ１〜4,8と同一内容のステップであり、その説明は省
略する。第３図において、ステップ４からステップ11へ
移行し、マイクロプログラム語200のEXCフィールド202
の内容を判定する。第１のマイクロプログラム語である
場合にはステップ12へ移行し、第２のマイクロプログラ
ム語である場合にはステップ15へ移行する。
す。同図において、ステップ１〜4,8は第６図のステッ
プ１〜4,8と同一内容のステップであり、その説明は省
略する。第３図において、ステップ４からステップ11へ
移行し、マイクロプログラム語200のEXCフィールド202
の内容を判定する。第１のマイクロプログラム語である
場合にはステップ12へ移行し、第２のマイクロプログラ
ム語である場合にはステップ15へ移行する。
第１のマイクロプログラム語である場合、デコーダ回
路30にて生成した指示コード301を切替回路40,信号線40
1を経て論理回路60に与える（ステップ12）。次に、CNS
Tフィールド205を論理回路60に与えるとともに、EXCフ
ィールド202により、信号205が有効であることを論理回
路60に表示する（ステップ13）。信号線401上の信号,CN
STフィールド205の内容に従い、論理回路60が動作す
る。その結果は信号線601によりアドレス生成回路50に
表示され（ステップ14）、ステップ８へ移行する。
路30にて生成した指示コード301を切替回路40,信号線40
1を経て論理回路60に与える（ステップ12）。次に、CNS
Tフィールド205を論理回路60に与えるとともに、EXCフ
ィールド202により、信号205が有効であることを論理回
路60に表示する（ステップ13）。信号線401上の信号,CN
STフィールド205の内容に従い、論理回路60が動作す
る。その結果は信号線601によりアドレス生成回路50に
表示され（ステップ14）、ステップ８へ移行する。
次に、第２のマイクロプログラム語の場合、EXDフィ
ールド203で示される指示コードを切替回路40,信号線40
1を経て、論理回路60に与える（ステップ15）。次に、E
XCフィールド202により、CNSTフィールド205が無効であ
ることを論理回路60に表示する（ステップ16）。信号線
401上の信号の内容に従い、論理回路60が動作し、その
結果は信号線601によりアドレス生成回路50に表示され
（ステップ17）、ステップ８へ移行する。
ールド203で示される指示コードを切替回路40,信号線40
1を経て、論理回路60に与える（ステップ15）。次に、E
XCフィールド202により、CNSTフィールド205が無効であ
ることを論理回路60に表示する（ステップ16）。信号線
401上の信号の内容に従い、論理回路60が動作し、その
結果は信号線601によりアドレス生成回路50に表示され
（ステップ17）、ステップ８へ移行する。
〔発明の効果〕 以上説明したように本発明によるマイクロプログラム
制御装置は、従来構成に切替回路を付加したことによ
り、デコーダ回路に無い組合せの動作をマイクロプログ
ラムより指示することができ、次の，に示すような
効果が得られる。
制御装置は、従来構成に切替回路を付加したことによ
り、デコーダ回路に無い組合せの動作をマイクロプログ
ラムより指示することができ、次の，に示すような
効果が得られる。
マイクロプログラムの設計時においては、一般によく
利用される動作内容をデコーダ回路にて実現し、他の動
作についてはマイクロプログラムより直接指定すること
が可能となり、デコーダ回路のデコード量を削減するこ
とができる。
利用される動作内容をデコーダ回路にて実現し、他の動
作についてはマイクロプログラムより直接指定すること
が可能となり、デコーダ回路のデコード量を削減するこ
とができる。
マイクロプログラムの修正時において、デコーダ回路
に無い組合せの動作指示が必要になった場合でも、デコ
ーダ回路の修正をすることなくマイクロプログラムの変
更が可能となる。
に無い組合せの動作指示が必要になった場合でも、デコ
ーダ回路の修正をすることなくマイクロプログラムの変
更が可能となる。
第１図は本発明によるマイクロプログラム制御装置の一
実施例を示す系統図、第２図は第１図の装置におけるマ
イクロプログラム語の構成を示す構成図、第３図は第１
図の装置の動作を説明するためのフローチャート、第４
図は従来のマイクロプログラム制御装置を示す系統図、
第５図は従来装置におけるマイクロプログラム語の構成
を示す構成図、第６図は従来装置の動作を説明するため
のフローチャートである。 10……プログラムカウンタ、20……プログラムメモリ、
30……デコーダ回路、40……切替回路、50……アドレス
生成回路、60……論理回路、401,501,601……信号線。
実施例を示す系統図、第２図は第１図の装置におけるマ
イクロプログラム語の構成を示す構成図、第３図は第１
図の装置の動作を説明するためのフローチャート、第４
図は従来のマイクロプログラム制御装置を示す系統図、
第５図は従来装置におけるマイクロプログラム語の構成
を示す構成図、第６図は従来装置の動作を説明するため
のフローチャートである。 10……プログラムカウンタ、20……プログラムメモリ、
30……デコーダ回路、40……切替回路、50……アドレス
生成回路、60……論理回路、401,501,601……信号線。
Claims (1)
- 【請求項１】マイクロプログラムを格納するプログラム
メモリと、 プログラムメモリの出力の一部をデコードするデコーダ
回路と、 プログラムメモリの出力の一部を制御信号として、プロ
グラムメモリの出力の一部とデコーダ回路の出力とを切
り替える切替回路と、 切替回路によりデコーダ回路の出力が選択された場合に
は、このデコーダ回路の出力とプログラムメモリの出力
の一部との組合せに基づいて次に実行すべきプログラム
のアドレス生成に要する所定の論理結果を出力し、切替
回路によりプログラムメモリの出力の一部が選択された
場合には、このプログラムメモリの出力の一部に基づい
て次に実行すべきプログラムのアドレス生成に要する所
定の論理結果を出力する論理回路とを備えたマイクロプ
ログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1062188A JP2503634B2 (ja) | 1989-03-16 | 1989-03-16 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1062188A JP2503634B2 (ja) | 1989-03-16 | 1989-03-16 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02242428A JPH02242428A (ja) | 1990-09-26 |
| JP2503634B2 true JP2503634B2 (ja) | 1996-06-05 |
Family
ID=13192915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1062188A Expired - Fee Related JP2503634B2 (ja) | 1989-03-16 | 1989-03-16 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503634B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07287656A (ja) * | 1994-04-20 | 1995-10-31 | Kofu Nippon Denki Kk | マイクロプログラム制御装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS537150A (en) * | 1976-07-09 | 1978-01-23 | Hitachi Ltd | Micro-program controlling system |
| JPH07113889B2 (ja) * | 1986-10-14 | 1995-12-06 | 松下電器産業株式会社 | マイクロプログラム制御装置 |
-
1989
- 1989-03-16 JP JP1062188A patent/JP2503634B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02242428A (ja) | 1990-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |