JP2526703B2

JP2526703B2 - プログラマブルコントロ―ラ

Info

Publication number: JP2526703B2
Application number: JP2104072A
Authority: JP
Inventors: 久祥伊藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-04-19
Filing date: 1990-04-19
Publication date: 1996-08-21
Anticipated expiration: 2011-08-21
Also published as: JPH041806A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、マスタコントローラ動作の可能なプログ
ラマブルコントローラに関する。

〔従来の技術〕

第４図は、従来のプログラマブルコントローラの回路
図であり、400はプログラマブルコントローラ、401はプ
ログラマブルコントローラとしてのシステムプログラム
を格納してあるROM（read only memory）、402は後述す
る実行させんとするシーケンス制御に係るユーザプログ
ラムを格納するRAM（random access memory）、403はプ
ログラマブルコントローラ400に使用するコイル
（Ｙ）、接点（Ｘ）等の情報を格納するデバイスRAM、4
04は上記RAM402に格納されているユーザプログラムの
内、データ転送、演算処理等の複雑な応用命令を処理す
るCPU（central processing unit）、405は上記RAM402
に格納されているユーザプログラムの内、単純なシーケ
ンス命令を制御するシーケンス制御部、406は入力条件
結果を格納するレジスタ、407は母線状態を格納するレ
ジスタ、408は上記デバイスRAM403のデータを選択する
データセレクタ、409は上記デバイスRAMから出力される
データ幅の内、特定の１ビットのデータを選択出力する
ビット検出回路、410は上記デバイスRAM403へ入力する
所定データ幅のデータ生成を行うビット合成回路、411
〜421はANDゲート、422〜427はORゲート、428はNORゲー
ト、429はNOTゲート、430はセレクタである。

以上の構成において、第５図に示したラダーダイヤグ
ラムを第４図に示したプログラマブルコントローラによ
り実行したときの動作を以下に説明する。

ユーザが周辺装置（図示せず）により、第５図に示す
ようなラダーダイヤグラムのプログラムをRAM402内に予
め書き込んでおり、このプログラムは0stepからEND（10
00step）まで順序通り出力され、また0stepに戻り、同
じ動作を繰り返す。

プログラマブルコントローラ400に入力されRAM402に
格納されたシーケンスプログラムはプログラマブルコン
トローラ400を稼働させると、CPU404及びシーケンス制
御部405に入力される。ここで、実行するシーケンスプ
ログラムが第５図に示すような単純なシーケンス命令の
場合には、シーケンス制御部405とロジックIC411〜430
により高速に制御し、また、データ転送や演算処理のよ
うな複雑な応用命令の場合には、ROM402に書かれている
システムプログラムに従ってCPU404が処理してデバイス
RAM403に、その結果を書き込む。

第５図に示したラダーダイヤグラムのａは母線、ｂは
接地線であり、このラターダイプグラムをニモニック言
語で記述したプログラムにおける0step〜2stepにはLDX
₁₀、ANDX₁₁、OUTY₁₀が書き込まれている。この0step〜2
stepはデバイスX₁₀とデバイスX₁₁が共にONのとき、デバ
イスY₁₀をONにするラダーブロックを示している。

第４図によりの回路図の動作を説明すると、レジスタ
406におけるBR_o〜BR_nの初期値は全ビットとも“0"と
し、レジスタ407のＱ（バー）の初期値は“1"とする。
まず、LDX₁₀の命令がRAM402からシーケンス制御部405か
ら入力されると、シーケンス制御部405から出力されるL
D信号が“1"となると同時にレジスタ406におけるBR₀〜B
R_nの内容は下へ１ビットずつシフトする（BR₀→BR₁、BR
₁→BR₂、・・・BR_n→オーバーフロー）。さらに、デバ
イスRAM403に格納されているワードデバイス情報X₀〜X_n
はデータセレクタ408を介してビット検出回路409に入力
される。LDX₁₀の命令中にデバイスのビット情報が入っ
ているので、シーケンス制御部405からビットセレクタ
信号が出力されデバイスX₁₀の１ビットのみがＭ信号と
して選択される。そして、デバイスX₁₀がONするとビッ
ト選択回路409からＭ信号として“1"が出力される。

ANDゲート411には、CR、Ｍ、LD信号が各々入力されて
おり、CR信号は初期状態では１なので、X₁₀がONのと
き、ANDゲート411の出力が“1"（ON）、ORゲート422の
出力も“1"（ON）となり、レジスタ406のBR₀に“1"（O
N）が書き込まれる。すなわち、BR₀の内容が“1"である
ことは入力条件の成立を意味する。また、CR信号は後述
するように第２母線が非活性状態になると“0"になる。

次に、ANDX₁₁の命令が入力されると、同様にシーケン
ス制御部405から出力されるAND信号が“1"となり、同時
にデバイスRAM403からのデバイスX₁₁のデバイス情報
は、ビット検出回路409の出力Ｍとして１ビット出力さ
れる。そしてデバイスX₁₁がONの時にＭ信号は“1"にな
る。ANDゲート412には、BR₀、Ｍ、AND信号が各々入力さ
れており、BR₀に関しては、上記の通り１がシフトイン
され、シーケンス制御部405から出力されるAND信号は
“1"なので、ANDゲート412の出力は“1"となり、ORゲー
ト422を介してBR₀に“1"（ON）をシフトインする。

次に、OUTY₁₀の命令が入力されると、同様にシーケン
ス制御部405から出力されるOUT信号が“1"になり、ORゲ
ート425の出力が“1"となる。その結果、セレクタ430の
セレクト入力Ｓに“1"が入力されるので、セレクタ430
のＢに入力された信号がセレクタ430のＹに出力され
る。ANDゲート416はBR₀信号とOUT信号が入力されてお
り、上記のようにANDX₁₁の実行によりBR₀の内容は、
“1"となっており、OUTY₁₀の命令の実行によりOUT信号
は“1"になっているので、ANDゲート416の出力は“1"
（ON）になり、ORゲート426及びANDゲート419の出力も
“1"（ON）となる。

上述のX₀〜X_nの場合と同様にデバイスRAM403からのデ
バイスY₀〜Y_nのデバイス情報（ワード）はデータセレク
タ408を介してビット合成回路410に入力される。OUTY₁₀
の命令コード中にはデバイスのビット情報が入っている
ので、シーケンス制御部405からビットセレクタ信号が
出力され、ビット合成回路410、データセレクタ408を介
してデバイスRAM403のデバイスY₁₀の部分にORゲート426
の出力が書込まれる。そして、それ以外のビット全ては
データセレクタ408からのデータを、そのままビット合
成回路410に戻し、データセレクタ408を介してデバイス
RAM403に書き直す（デバイスY₁₀のみを更新する）。

続いて、第２図のラダーダイヤグラムをニモニック言
語で記述したプログラムにおける500step〜505stepに
は、LD X₀、MC N₀、OUTM₀が各々書き込まれている。
この500step〜505stepは、デバイスX₀がONのときマスタ
コントロール命令が実行され、デバイスM₀がONになる。
デバイスM₀は接点デバイス（接点M₀（N₀））として母線
ａに挿入されており、デバイスM₀がONになると506step
〜600stepまでの命令が活性化される。デバイスX₀がON
の状態からOFFの状態に変わると、デバイスM₀がOFFな
り、506step〜600stepまでの命令は無条件で不活性状態
（実行不能な状態）になる。

なお、500step〜505stepのラダーブロックが第２母線
を活性状態または非活性状態に設定する一例のラダーブ
ロックである。

次に、500step〜505stepの動作を説明する。

LDX₀でデバイスX₀がONのとき、上述のLDX₁₀の場合と
同様にBR₀の内容はBR₁にシフトされ、BR₀に“1"（ON）
が書き込まれる。MCN₀においては、シーケンス制御部40
5から出力されるMC信号は“1"になるが、BR₀の内容が
“1"のため、レジスタ407のクロック入力CKはライトク
ロックが入力されないので、レジスタ407のデータ入力
Ｄの値にかかわらず、前の値を保持する（CR＝“1"）。

次に、OUTM₀により、上述のOUTY₁₀の場合と同様にデ
バイスRAM403のデバイスM₀に“1"（ON）を、また、それ
以外のデバイスM₁〜M_nは前の状態を、そのままデバイス
RAM403に書き込む。これにより、500step〜506step間の
母線に挿入されている接点M₀（N₀）はONとなる。

なお、0step〜505stepまでの母線ａが一例の第１母線
であり、506step以降の母線ａが一例の第２母線であ
る。

続いて、506step〜507stepにおいて、LDX₁、SETY
₀が、508step〜509stepにおいて、LDX₂、RSTY₀が書き込
まれている。LDX₁でデバイスX₁がONのとき、上述のLDX
₁₀の場合と同様にBR₀〜BR_nの内容はシフトされ、BR₀に
“1"（ON）がシフトインされる。SETY₀においては、OUT
命令と略同様の動作であるが、OUT命令時においては前
述のように、ORゲート425が無条件に“1"となるため、
セレクタ430のＢ入力が選択されてBR₀の内容がデバイス
RAM403に書き込まれるのに対して、SET及びRST命令時に
おいてはBR₀の内容が“1"のときにのみANDゲート415が
“1"になりセレクタ430のＢ入力が選択され、SET時には
デバイスRAM403の選択されたビットに“1"を、RST時に
は選択されたビットに“0"を各々書き込む。

BR₀の内容が“0"のときには、セレクタ430のＡ入力が
選択されるので、デバイスRAM403からのデータの内、選
択されたビットの内容を示すＭ信号の状態をデバイスRA
M403に書き込むことになり、無実行と同じことになる。

尚、SET（セット）は出力保持命令であり、デバイスX
₁がONからOFFになっても、デバイスY₀は“1"に保持さ
れ、RST（リセット）命令実行（デバイスX₂がON）によ
り初めて“0"にすることができる。

600stepにはMCR命令が書かれている。このMCR命令は
マスタコントロール状態を終了させる命令であり、これ
以降のstepの入力条件は母線ａに直接つながれることに
なる。このMCR命令においてはシーケンス制御部405から
出力されるMCR信号は“1"になり、且つ、CR信号が“1"
であることにより、レジスタ407のＤ入力は“0"にな
る。レジスタ407のCK（クロック）入力にはライトクロ
ックが入力されるのでレジスタ407には“0"が書き込ま
れ、レジスタ407のＱ（バー）出力であるCR信号は“1"
の状態で変化しない。換言すると、MCR（マスタコント
ロールリセット）は動作しない。

なお、マスタコントロールリセット状態はM₀デバイス
がON状態にあることを示し、マスタコントロール状態は
M₀デバイスがOFF状態にあることを示す。

以上はマスタコントロールリセット状態にある場合に
ついて説明したが、500stepのX₀がONからOFFとなると、
次のようにして、マスタコントロール状態になる。

500stepのLDX₀のX₀がOFFのとき、BR₀に“0"が書き込
まれるので、MCN₀において、レジスタ407のクロック入
力CKにライトクロックが入力される。一方、ANDゲート4
13の入力の内、ビットデータ信号は“0"が入力される
（LDX₀にはデバイスのビット情報が入っているため）の
で、ANDゲート413の出力は“0"、NORゲート428の出力は
“1"となるため、レジスタ407のデータ入力Ｄに“1"が
入力され、CR信号は“0"に変わる。

続いて506step及び508stepのLDX₁、LDX₂においての動
作は、たとえ、デバイスX₁とデバイスX₂が共に“1"（O
N）の場合であっても、ANDゲート411に入力されているC
R信号が“0"のため、このANDゲート411の出力も“0"と
なり、BR₀には“0"が書き込まれる。従って、507step、
509stepのSETY₀、RSTY₀ではBR₀が“0"のため、上述のSE
TおよびRST命令の場合と同様に無実行となる。

600stepのMCR命令では、次の動作となる。MCR命令に
おいては、シーケンス制御部405から出力されるMCR信号
は“1"になり、且つ、ビットデータ信号も“1"が出力さ
れるように構成されている。なお、上述のように、CR信
号は“0"となっているが、レジスタ407のデータ入力Ｄ
には“0"が入力され、且つ、レジスタ407のクロック入
力CKにはライトクロックが入力されるので、レジスタ40
7のＱ（バー）出力であるCR信号は“1"に戻る。即ち、M
CR命令が実行されたことになり、MCR命令以降について
の入力条件X₂₀は母線ａに直接接続されたことになる。

第６図は、第５図のラダーダイヤグラムの動作を示す
タイミングチャートであり、506step〜600stepの動作に
ついて時間軸で表しているものである。

また、従来のプログラマブルコントローラに関する参
考技術文献として、コモンライン制御命令において、強
制的にリセットする手段が開示されている特開昭64−81
006号公報を挙げることができる。

〔発明が解決しようとする課題〕

従来のプログラマブルコントローラは以上のように構
成されていたので、マスタコントロール間（MC〜MCR）
にRST命名が存在する場合、マスタコントロールリセッ
ト状態のとき（デバイスM₀がONのとき）にはデバイスX₂
をONすることにデバイスY₀をリセットすることが可能で
あるが、マスタコントロール状態（デバイスM₀がOFFの
状態）にあっては、デバイスX₂がON状態にあってもリセ
ットできないので、第６図に示したタイミングチャート
においてデバイスY₀は一点鎖線のように“0"（OFF）と
はならず、“1"（ON）が継続されることになる。このた
め、リセットさせるには、マスタコントロールリセット
状態にしてからX₂をONさせなければならないので、ユー
ザプログラムの作成が煩わしいという問題点があった。

この発明は上記のような問題点を解消するためになさ
れたもので、SET命令によりセットされたデバイスをマ
スタコントロール状態にある場合にもリセットすること
ができ、このリセットのためにユーザプログラムを煩雑
なものにすることがないプログラマブルコントローラを
提供することを目的とする。

〔課題を解決するための手段〕

この発明に係るプログラマブルコントローラは、第１
母線と、第２母線と、接地線と、第１母線および上記接
地線との間に接続され第２母線を活性状態または非活性
状態に設定するラダーブロックと、第２母線および接地
線との間に接続された所定の入力条件を有する所定のリ
セットラダーブロックとが記述されたラダーダイヤグラ
ムにもとづくシーケンスプログラムを繰返しスキャン実
行することにより制御対象を制御するプログラマブルコ
ントローラであって、このリセットラダーブロックがス
キャンされたとき第２母線が非活性状態にあるか、また
は、第２母線が活性状態にあるとともに入力条件が成立
状態にあることを検出する検出手段を備え、この検出手
段の検出出力にもとづきこのリセットラダーブロックに
より指定されたデバイスの内容がリセットされるように
したものである。

〔作用〕

この発明におけるプログラマブルコントローラは、第
１母線および接地線との間に接続され第２母線を活性状
態または非活性状態に設定するラダーブロックと、第２
母線および接地線との間に接続され所定の入力条件を有
する所定のリセットラダーブロックとが記述されたラダ
ーダイヤグラムにもとづくシーケンスプログラムを繰返
しスキャン実行することにより制御対象を制御するプロ
グラマブルコントローラにおいて、このリセットラダー
ブロックがスキャンされたとき第２母線が非活性状態に
あるか、または、第２母線が活性状態にあるとともに入
力条件が成立状態にあることを検出手段が検出し、この
検出手段の検出出力にもとづきこのリセットラダーブロ
ックにより指定されたデバイスの内容がリセットされ
る。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は、プログラマブルコントローラの構成を示す
回路図であり、100〜104、106〜124、126〜130は、第４
図に示した従来のプログラマブルコントローラの400〜4
04、406〜424、426〜430に各々対応しており、同一内容
であるため、その説明は省略する。

131は従来のシーケンス制御部405に出力信号としてCR
ST信号を追加したシーケンス制御部、132は従来のORゲ
ート425に比べて入力を１本追加したORゲート、133、13
4はANDゲート、135はORゲート、136はNOTゲートである
（133〜136は、この発明による追加ゲートである）。

なお、ゲート133により一例の検出手段が構成され
る。

以上の構成において、第２図に示したラダーダイヤグ
ラムを第１図に示したプログラマブルコントローラによ
り実行したときの動作を以下に説明する。

第２図に示したラダーダイヤグラムは従来のラダーダ
イヤグラムに比べて509stepの命令がRSTからCRSTに変更
された他は従来例を示す第５図と同一である。

マスタコントロールリセット状態のとき（デバイスM₀
がONのとき）506stepのLDX₁のX₁がONすることによりデ
バイスY₀がセットされた後、508stepのLDX₂のX₂がONす
ると以下の通り従来と同じ動作になる。

LDX₂の結果、BR₀の内容は“1"（ON）となる。CRSTY₀
がRAM102から読出されシーケンス制御部131に入力され
ると、シーケンス制御部131から出力されるCRST信号が
“1"となり、ANDゲート133とORゲート132の出力は“1"
となる。一方、ANDゲート134と119の出力は“0"とな
る。セレクタ130のセレクタ入力Ｓは“1"が入力される
ので、Ｂ入力がＹ出力に出力され、セレクタ130のＹ出
力は“0"となり、デバイスRAM103のデバイスY₀に“0"が
書き込まれる。すなわち、CRSTY₀命令の実行によりデバ
イスY₀がリセットされたことになる。他方、LDX₂の結
果、BR₀の内容が“0"（OFF）のときは、ANDゲート133と
ORゲート132の出力は“0"となるので、従来例と同一で
無実行となる。

次に、マスタコントロール状態に変わったときの動作
を説明する。

500stepのLDX₀がOFFになると、従来と同じくレジスタ
107の出力は“0"が書き込まれる。508stepのLDX₂のX₂が
ONでも従来例と同じくBR₀に“0"が書き込まれる。509st
epのCRSTY₀では以下に示す動作となり、従来のRST命令
とは異なる。

なお、508step〜509stepのラダーブロックが一例のリ
セットラダーブロックである。

即ち、たとえ、BR₀の内容が“0"であっても、CR信号
が“0"になると、換言すれば、マスタコントロール状態
になると、ORゲート135、ANDゲート133の各出力は“1"
となり、セレクタ130はＢ入力が選択される。一方、AND
ゲート134とORゲート126、ANDゲート119の各出力は“0"
となり、セレクタ130のＹ出力に“0"が出力され、デバ
イスRAM103のデバイスY₀に“0"が書き込まれる。すなわ
ち、CRSTY₀命令によりデバイスY₀がリセットされたこと
になる。

第３図にこの実施例のタイミングチャートを示す。こ
のタイミングチャートに示されるようにM₀がOFFになりX
₂は一点鎖線のOFFであっても、510stepでY₀はリセット
される。

尚、上記実施例では、CRST命令の機能を得るために、
シーケンス制御部131以外についてはハードウエアによ
り構成したが、他の実施例としてCPU104と、BR₀〜BR_nレ
ジスタ106と、レジスタ107を用いて以下の通り、ソフト
ウエア処理してもCRST命令の機能を実現することが可能
となる。

即ち、プログラマブルコントローラ100を稼働させる
と、RAM102の内容がCPU104に出力され、プログラムの中
にCRST命令があるか否かをCPU104が判断し、CRST命令が
あると判断した場合にはレジスタ106のBR₀の内容が“1"
（ON）か、レジスタ107の内容が“0"（OFF）のとき、
“0"（OFF）の出力をCPU104がデータセレクタ108に出力
し、データセレクタ108をCPU104側に切り換えてデバイ
スRAM103のデバイスY₀に“0"（OFF）を書き込むことに
よりリセットすることも可能である。

また、この発明の他の実施例として、第１図に示した
回路そのままのロジックICを使用せず、例えば、ANDゲ
ート133をORゲートに換え、その入力と出力の両方にNOT
ゲートを入れて回路を変形することや、セレクタ130の
代わりにANDゲートとORゲートを組み合わせて構成して
も同じ機能が得られる。

〔発明の効果〕

以上説明したように本発明によれば、第１母線および
接地線との間に接続され第２母線を活性状態または非活
性状態に設定するラダーブロックと、第２母線および接
地線との間に接続され所定の入力条件を有する所定のリ
セットラダーブロックとが記述されたラダーダイヤグラ
ムにもとづくシーケンスプログラムを繰返しスキャン実
行することにより制御対象を制御するプログラマブルコ
ントローラにおいて、このリセットラダーブロックがス
キャンされたとき第２母線が非活性状態にあるか、また
は、第２母線が活性状態にあるとともに入力条件が成立
状態にあることを検出手段が検出し、この検出手段の検
出出力にもとづきこのリセットラダーブロックにより指
定されたデバイスの内容がリセットされるようにしたの
で、第２母線が活性状態にある場合には所望のステップ
で所望のデバイスの内容をリセットするとともに第２母
線が非活性状態にある場合にもこのデバイスをリセット
するシーケンスプログラムを容易に作成できる効果があ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例によるプログラマブルコン
トローラの構成を示すブロック図、第２図はこの発明の
プログラマブルコントローラを実行させるラダーダイヤ
グラム、第３図はこの発明のプログラマブルコントロー
ラにおいて第２図に示すラダーダイヤグラムを実行させ
た場合の動作を示すタイミングチャート、第４図は従来
のプログラマブルコントローラの構成を示すブロック
図、第５図は従来のプログラマブルコントローラを実行
させるラダーダイヤグラム、第６図は従来のプログラマ
ブルコントローラにおいて第５図に示すラダーダイヤグ
ラムを実行させた場合の動作を示すタイミングチャート
である。図において、 100……プログラマブルコントローラ 101……ROM、102……RAM 103……デバイスRAM 106……入力条件結果を格納するレジスタ 107……母線状態を格納するレジスタ 131……シーケンス制御部なお、各図中、同一符号は同一、又は相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】第１母線と、第２母線と、接地線と、上記
第１母線および上記接地線との間に接続され上記第２母
線を活性状態または非活性状態に設定するラダーブロッ
クと、上記第２母線および上記接地線との間に接続され
所定の入力条件を有する所定のリセットラダーブロック
とが記述されたラダーダイヤグラムにもとづくシーケン
スプログラムを繰返しスキャン実行することにより制御
対象を制御するプログラマブルコントローラであって、
上記リセットラダーブロックがスキャンされたとき上記
第２母線が非活性状態にあるか、または、上記第２母線
が活性状態にあるとともに上記入力条件が成立状態にあ
ることを検出する検出手段を備え、この検出手段の検出
出力にもとづき上記リセットラダーブロックにより指定
されたデバイスの内容がリセットされることを特徴とす
るプログラマブルコントローラ。