JPS638803A - プログラマブル・コントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラマブル・コントローラの改良に関し、
特に共通条件の指定についてのプログラミングの誤りを
回避できるようにしたプログラマブル・コントローラを
提案するものである。

〔従来技術〕

プログラマブル・コントローラの命令の中、共通条件を
指定する所謂マスターコントロール命令の機能は従来例
では以下のようなものである。

第４図のラダー回路において接続分岐点Ｘに注目すると
、この点Ｘまでの条件、つまり回路要素２０のオン又は
オフが以下の回路要素２１、又は２２゜２３に対し共通
の条件となる。この共通条件は第５図（イ）に示すよう
に条件結果レジスタ４１からブツシュダウンレジスタ４
２に移され、次項の接続分岐点Ｙ、ｚ等があられれると
順次これをブツシュダウンしていく。

そしてブツシュダウンレジスタ４２の先頭ピント（最も
遅れて入力されたビット）の内容を共通条件結果とし、
これを通常の条件結果とのＡＮＤ演算に用いることとし
ていた０例えば回路要素２０がオンであるとすると、接
続分岐点Ｘまでの条件結果（つまり要素２０のオンを表
すデータ）はブツシュダウンレジスタ４２の先頭ビット
にあるので、これと要素２１とのＡＮＤ演算を行って要
素３０に出力することになる。そして２点のように共通
条件を元に戻す必要がある場合ブツシュダウンレジスタ
４２の内容をポツプアップする方法がとられる〔第５図
（ロ）〕。

〔発明が解決しようとする問題点〕

以上のような従来の方法による場合は、共通条件のレベ
ルの深い所、即ち接続分岐点を多数径た処から元に戻す
場合、上記ポンプアップのためにその数だけの命令を必
要として煩わしいことは勿論、演算処理速度が遅く、ま
たプログラミング（コーディング）の工程で誤りをする
可能性が高い。

更に従来では分岐点Ｗから条件要素なしに出力３１を得
る構成は取り得なかった。

本発明はこのような問題点を解決するためになれたもの
であり、プログラム作成時の煩わしさを解消し、プログ
ラミング・ミスを解消し、更に条件要素なしに出力を得
る如き分岐点も可能なプログラマブル・コントローラを
提供することを目的とする。

〔問題点を解決するための手段〕

本発明に係るプログラマブル・コントローラは、回路要
素の接続分岐点を含む回路のシーケンシャル制御をプロ
グラミングするプログラマブル・コントローラにおいて
、回路要素の接続分岐点を備える母線の夫々に対応する
母線状態レジスタを作成する手段と、該母線状態レジス
タに、当該母線に係る条件結果を書込む手段と、任意の
母線状態レジスタの内容を所定レジスタに移す手段とを
具備することを特徴とする。

〔作用〕

プログラミング時に母線を命名し、これに母線状態レジ
スタを割付ける。そしてこの母線状態レジスタにそれま
での条件結果を書込む、そして元の母線に戻す場合のよ
うに書込んだ条件結果が必要な場合にはそれを直接所定
のレジスタに移す。

〔実施例〕

第１図は本発明に係るプログラマブル・コントローラの
ブロック図であり、５０は全体の制御を司るＣＰＵ（中
央処理装置）、５１はプログラマブル・コントローラと
してのシステムプログラムを格納しであるＲＯＭ　　（
読出し専用メモリ）、５２は後に詳述するように実行さ
せんとするシーケンシャル制御に係るプログラム等を格
納するＲＡＭ　　（随時読出し書込みメモリ）、５３は
外部の入出力機器と接続されている■１０　（入／出力
）ボートである。このようなハードウェア構成は従来の
装置と本質的に異なるところはないが、ＣＰＵ　５０内
のレジスタのいずれかを条件結果レジスタ５０１、母線
状態レジスタ５０２として使用できるように確保してお
（。なおこれらのレジスタはＣＰＵ　５０内レジスタと
せず、ＲＡＭ５２中の特定領域を利用してもよい。

以下第２図に示すラダー回路を例にとって説明する。

母線ＬＩＮ　Ｏと接地線との間にはリレー接点等の条件
要素０．１及びリレーコイル等の出力要素１００の直列
回路が接続されており、条件要素０．１の接続点Ａに連
なる母線ＬＩＮ　１と接地線との間には条件要素２．３
及び出力素子１０１の直列回路と、条件要素？、　１０
．１１及び出力要素１０４の直列回路とが並列的に接続
されている。条件要素２と３との接続点Ｂに連なる母線
ＬＩＮ　２と接地線との間εは条件要素４．５及び出力
要素１０２の直列回路が接続されており、条件要素４と
５との接続点Ｃに連なる母線ＬＩＮ　３と接続線との間
には条件要素６と出力要素１０３との直列回路が接続さ
れている。

条件要素７と１０との接続点Ｅに連なる母線ＬＩＮ２（
前述の点Ｂに連なる母線ＬＩＮ　２とは分離されている
が、条件レベルが同一であるので同様に命名される）と
接地線との間には条件要素１２．１３及び出力要素１０
５の直列回路が接続されており、条件要素１２と１３と
の接続点Ｆに連なる母線ＬＩＮ　３（同上）と接地線と
の間には条件要素１４と出力要素１０６との直列回路が
接続されている。

母線ＬＩＮ　Ｏと接地線との間には条件要素１５．１６
及び出力要素１０７の直列回路が接続されており、条件
要素１５．１６との接続点Ｈに連なるＬＩＮ　Ｌ　（同
上）と接地線との間には出力要素１１０、条件要素１７
と出力要素１１１　との直列回路及び出力要素１１２が
並列的に接続されている。なお以下のプログラム記載の
便宜のために条件要素７と母線ＬＩＮ　１との接続点に
Ｄ、条件要素１５と母線ＬＩＮ　Ｏとの接続点にＧ、出
力要素１１０及び１１２夫々と母線ＬＩＮ　１との接続
点大々に１．Ｊを付しである。

而してこのようなラダー図の回路におけるシーケンシャ
ル制御のプログラムは以下のように表される。

（以　下　余　白） ＬＤ　　　Ｏ（左下から続く） ＬＩＮ　　　１（Ａ点）　　　　　　ＯＵＴ　　１０４
ＬＤ　　　Ｉ　　　　　　　　　　ＬＤ　　　１２０Ｕ
Ｔ　　１００　　　　　　　　　ＬＩＮ　　　３　（Ｆ
点）ＬＤ　　　２　　　　　　　　　　ＬＤ　　　１３
ＬＩＮ　　　２（Ｂ点）　　　　　　０ＩＩＴ　　１０
５ＬＤ　　　３　　　　　　　　　　ＬＤ　　　１４０
ＵＴ　　１０１　　　　　　　　　０ＵＴ　　１０６Ｌ
Ｄ　　　４　　　　　　　　　ＬＩＮ　　　Ｏ（Ｇ点）
ＬＩＮ　　　３（０点）　　　　　　ＬＤ　　　１５Ｌ
Ｄ　　　Ｓ　　　　　　　　　ＬＩＮ　　　１（Ｈ点）
０１１Ｔ　　１０２　　　　　　　　　　ＬＤ　　　１
６ＬＤ　　　６　　　　　　　　　０ＵＴ１０７０ＵＴ
　　１０３　　　　　　　　　ＲＬＩＮ　　１（１点）
ＲＬＩＮ　　１　（Ｄ点）　　　　　　０ＩＩＴ　　１
１０ＬＤ　　　？　　　　　　　　　　ＬＤ　　　１７
ＬＩＮ　　　２（Ｅ点）　　　　　　ＯＵＴ　　１１１
ＬＤ　　　１０　　　　　　　　　ＲＬＩＮ　　１（Ｊ
点）ＡＮＤ　　１１　　　　　　　　　０ＵＴ　　１１
２（右上に続く） このプログラムにおいて”ＬＤ”はロード命令であり、
これに続く要素の内容を条件結果レジスタ５０１に格納
することを指示する命令である。

ＬＩＮ　”は母線状態レジスタ５０２の１つに次の数字
で特定される母線の状態を記憶するピントを作成するこ
とを宣言する命令であり、このビットにその時の条件結
果を書込む。

従ってＡ点については条件要ｓＯのオン又はオフが母線
ＬＩＮ　１に用意された母線状態レジスタ５０２のピン
トに書込まれることになる。

Ｂ点については要素Ｏのオンまたはオフの状態と要素２
のオンまたはオフの状態の論理積演算の結果が、０点に
ついては上記Ｂ点での論理積演算の結果即ち母線状態レ
ジスタ５０２のＬＩＮ　２のビットの内容との論理積の
結果が書き込まれる。

“ＯＵＴ　”は出力命令であり、これに続く番号で特定
される要素について出力が行われる。

“ＲＬＩＮ”はこれに続く数字で表される母線に戻す事
を宣言する命令であり、母線状態レジスタ５０２の該当
ビットの内容を条件結果レジスタ５０１に移す。

“ＡＮＤ　”はこれに続く番号の条件と先に定まってい
る条件との論理積演算を行う命令であり、その結果は条
件結果レジスタ５０１に書込まれる。

以上の命令はＲＡＭ　５２から読出されてｃｐｕ　ｓｏ
内にて解読され上述した如き機能を果たす。

以下プログラムと演算処理との関係につき第３図に基づ
き詳しく説明する。

まず、ＬＤＯのステップでは条件要素（例えば接点）０
の結果ａ　（オン又はオフを表す１又はＯ）がＣＰＵ　
５０に読み込まれて、プログラムのスタート時に強制的
に”１”が設定されている母線状態レジスタ５０２の母
線ＬＩＮ　Ｏ用のビットの内容との積ｌＸａが演算され
、その結果ａは条件結果レジスタ５０１に格納される。

次にＬＩＮ　１のステップでは、母線状態レジスタ５０
２に母線ＬＩＮ　ｌ用のビットを作成し、ここにこのと
きの条件結果レジスタ５０１の内容ａを書込む。

次にＬＤ　１のステップでは、条件要素１の結果すとそ
のときの母線状態レジスタ５０２のＬＩＮ　１のビット
の内容ａとの１ＩＩａｘｂが演算され、その結果ｂ′が
条件結果レジスタ５０１に格納される０次の０ｔｌＴ　
１００では出力要素（例えばリレーコイル）１００へ条
件結果レジスタ５０１の内容ｂ′が出力される。

次のＬＤ　２のステップでは、条件要素２の結果Ｃと、
このときの母線状態レジスタ５０２のＬＩＮ　１のビッ
トの内容ａとの積ａＸｃが積算され、その結果Ｃ′が条
件結果レジスタ５０１に格納される。

次のＬＩＮ　２では、母線状態レジスタ５０２に母線Ｌ
ＩＮ　２用のビットが作成され、ここに条件結果レジス
タ５０１の内容Ｃ′が書き込まれる。

以下同様にしてプログラムが実行されていく。

而して、ＲＬＩＮ　１のステップでは母線状態レジスタ
５０２のしＩＮ　１のビットの内容ａを読み出して、こ
れを条件結果レジスタ５０１に書込む、そして次のＬＤ
７のステップでは条件要素７の結果りを読み込み、ａＸ
ｈを演算し、その積ｈ′を条件結果レジスタ５０１に書
込む、このような処理で明らかなように直前の母線ＬＩ
Ｎ　３から１．ＩＮ　２．　ＬＩＮ　１と順次戻すこと
なく直ちにＬＩＮ　１に戻すことが出来るのである。

更に最終３行のブロクラムについて説明スる。

Ｏｕ↑１１１にて出力要素１１１にそのときの条件結果
レジスタ５０１の内容を出力する。

次のＲＬＩＮ　１のステップでは、母線状態レジスタ５
０２のＬＩＮ　１の内容量を条件レジスタ５０１に書込
む、そして次の０ｔｌＴ　１１２のステップでは条件結
果レジスタ５０１の内容量が出力されるのである。

即ちＲＬＩＮの命令にて、母線状態レジスタ５０２の特
定のピントの内容を条件結果レジスタ５０１に移すこと
が出来るから点Ｊに連なる出力要素１１２の様に条件要
素なしの回路についても出力が可能となるのである。

〔効果〕

以上の如き本発明による場合は接続分岐点を含む母線に
命名していく態様でプログラミングできるので、これが
容易であり、また元の母線に戻る場合１ステツプでそれ
が可能であるのでプログラミングに煩わしさがないこと
は勿論、誤りを生ずることがない。

更にＩ、Ｊ点に直接連なる出力要素１１０．１１２につ
いてもＲＬＩＮＩにて母線ＬＩＮ　１に戻り、次に出力
要素に対しての出力命令を付するだけで何ら問題なく対
応できるなど本発明に優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明に係るプログラマブル・コントローラの
ブロック図、第２図は制御対象例のラダー図、第３図は
プログラムと演算処理との関係を表す概念図、第４図は
従来のプログラマブル・コントローラの機能説明のため
のラダー図、第５図は従来のプログラマブル・コントロ
ーラのブツシュダウンレジスタの動作説明図である。 ５０・・・ＣＰＵ　　５１・・・ＲＯＭ　　　５２・・
・ＲＡＭ　　　５４・・・Ｉ１０ポート５０１・・・条
件結果レジスタ　５０２・・・母線状態レジスタ 特　許　出願人　　光洋電子工業株式会社代理人　弁理
士　　河　　野　　登　　夫第３図

Claims (1)

1. 【特許請求の範囲】 １、回路要素の接続分岐点を含む回路のシーケンシャル
   制御をプログラミングするプログラマブル・コントロー
   ラにおいて、 回路要素の接続分岐点を備える母線の夫々 に対応する母線状態レジスタを作成する手段と、該母線
   状態レジスタに、当該母線に係る条件結果を書込む手段
   と、任意の母線状態レジスタの内容を所定レジスタに移
   す手段と を具備することを特徴とするプログラマブル・コントロ
   ーラ。