JPS638803A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPS638803A JPS638803A JP15214386A JP15214386A JPS638803A JP S638803 A JPS638803 A JP S638803A JP 15214386 A JP15214386 A JP 15214386A JP 15214386 A JP15214386 A JP 15214386A JP S638803 A JPS638803 A JP S638803A
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- Pending
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- 101000922137 Homo sapiens Peripheral plasma membrane protein CASK Proteins 0.000 abstract description 2
- 102100031166 Peripheral plasma membrane protein CASK Human genes 0.000 abstract description 2
- 102100027206 CD2 antigen cytoplasmic tail-binding protein 2 Human genes 0.000 abstract 1
- 101000914505 Homo sapiens CD2 antigen cytoplasmic tail-binding protein 2 Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 101100074846 Caenorhabditis elegans lin-2 gene Proteins 0.000 description 6
- 101100497386 Mus musculus Cask gene Proteins 0.000 description 6
- 101100181929 Caenorhabditis elegans lin-3 gene Proteins 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 description 1
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラマブル・コントローラの改良に関し、
特に共通条件の指定についてのプログラミングの誤りを
回避できるようにしたプログラマブル・コントローラを
提案するものである。
特に共通条件の指定についてのプログラミングの誤りを
回避できるようにしたプログラマブル・コントローラを
提案するものである。
プログラマブル・コントローラの命令の中、共通条件を
指定する所謂マスターコントロール命令の機能は従来例
では以下のようなものである。
指定する所謂マスターコントロール命令の機能は従来例
では以下のようなものである。
第4図のラダー回路において接続分岐点Xに注目すると
、この点Xまでの条件、つまり回路要素20のオン又は
オフが以下の回路要素21、又は22゜23に対し共通
の条件となる。この共通条件は第5図(イ)に示すよう
に条件結果レジスタ41からブツシュダウンレジスタ4
2に移され、次項の接続分岐点Y、z等があられれると
順次これをブツシュダウンしていく。
、この点Xまでの条件、つまり回路要素20のオン又は
オフが以下の回路要素21、又は22゜23に対し共通
の条件となる。この共通条件は第5図(イ)に示すよう
に条件結果レジスタ41からブツシュダウンレジスタ4
2に移され、次項の接続分岐点Y、z等があられれると
順次これをブツシュダウンしていく。
そしてブツシュダウンレジスタ42の先頭ピント(最も
遅れて入力されたビット)の内容を共通条件結果とし、
これを通常の条件結果とのAND演算に用いることとし
ていた0例えば回路要素20がオンであるとすると、接
続分岐点Xまでの条件結果(つまり要素20のオンを表
すデータ)はブツシュダウンレジスタ42の先頭ビット
にあるので、これと要素21とのAND演算を行って要
素30に出力することになる。そして2点のように共通
条件を元に戻す必要がある場合ブツシュダウンレジスタ
42の内容をポツプアップする方法がとられる〔第5図
(ロ)〕。
遅れて入力されたビット)の内容を共通条件結果とし、
これを通常の条件結果とのAND演算に用いることとし
ていた0例えば回路要素20がオンであるとすると、接
続分岐点Xまでの条件結果(つまり要素20のオンを表
すデータ)はブツシュダウンレジスタ42の先頭ビット
にあるので、これと要素21とのAND演算を行って要
素30に出力することになる。そして2点のように共通
条件を元に戻す必要がある場合ブツシュダウンレジスタ
42の内容をポツプアップする方法がとられる〔第5図
(ロ)〕。
以上のような従来の方法による場合は、共通条件のレベ
ルの深い所、即ち接続分岐点を多数径た処から元に戻す
場合、上記ポンプアップのためにその数だけの命令を必
要として煩わしいことは勿論、演算処理速度が遅く、ま
たプログラミング(コーディング)の工程で誤りをする
可能性が高い。
ルの深い所、即ち接続分岐点を多数径た処から元に戻す
場合、上記ポンプアップのためにその数だけの命令を必
要として煩わしいことは勿論、演算処理速度が遅く、ま
たプログラミング(コーディング)の工程で誤りをする
可能性が高い。
更に従来では分岐点Wから条件要素なしに出力31を得
る構成は取り得なかった。
る構成は取り得なかった。
本発明はこのような問題点を解決するためになれたもの
であり、プログラム作成時の煩わしさを解消し、プログ
ラミング・ミスを解消し、更に条件要素なしに出力を得
る如き分岐点も可能なプログラマブル・コントローラを
提供することを目的とする。
であり、プログラム作成時の煩わしさを解消し、プログ
ラミング・ミスを解消し、更に条件要素なしに出力を得
る如き分岐点も可能なプログラマブル・コントローラを
提供することを目的とする。
本発明に係るプログラマブル・コントローラは、回路要
素の接続分岐点を含む回路のシーケンシャル制御をプロ
グラミングするプログラマブル・コントローラにおいて
、回路要素の接続分岐点を備える母線の夫々に対応する
母線状態レジスタを作成する手段と、該母線状態レジス
タに、当該母線に係る条件結果を書込む手段と、任意の
母線状態レジスタの内容を所定レジスタに移す手段とを
具備することを特徴とする。
素の接続分岐点を含む回路のシーケンシャル制御をプロ
グラミングするプログラマブル・コントローラにおいて
、回路要素の接続分岐点を備える母線の夫々に対応する
母線状態レジスタを作成する手段と、該母線状態レジス
タに、当該母線に係る条件結果を書込む手段と、任意の
母線状態レジスタの内容を所定レジスタに移す手段とを
具備することを特徴とする。
プログラミング時に母線を命名し、これに母線状態レジ
スタを割付ける。そしてこの母線状態レジスタにそれま
での条件結果を書込む、そして元の母線に戻す場合のよ
うに書込んだ条件結果が必要な場合にはそれを直接所定
のレジスタに移す。
スタを割付ける。そしてこの母線状態レジスタにそれま
での条件結果を書込む、そして元の母線に戻す場合のよ
うに書込んだ条件結果が必要な場合にはそれを直接所定
のレジスタに移す。
第1図は本発明に係るプログラマブル・コントローラの
ブロック図であり、50は全体の制御を司るCPU(中
央処理装置)、51はプログラマブル・コントローラと
してのシステムプログラムを格納しであるROM (
読出し専用メモリ)、52は後に詳述するように実行さ
せんとするシーケンシャル制御に係るプログラム等を格
納するRAM (随時読出し書込みメモリ)、53は
外部の入出力機器と接続されている■10 (入/出力
)ボートである。このようなハードウェア構成は従来の
装置と本質的に異なるところはないが、CPU 50内
のレジスタのいずれかを条件結果レジスタ501、母線
状態レジスタ502として使用できるように確保してお
(。なおこれらのレジスタはCPU 50内レジスタと
せず、RAM52中の特定領域を利用してもよい。
ブロック図であり、50は全体の制御を司るCPU(中
央処理装置)、51はプログラマブル・コントローラと
してのシステムプログラムを格納しであるROM (
読出し専用メモリ)、52は後に詳述するように実行さ
せんとするシーケンシャル制御に係るプログラム等を格
納するRAM (随時読出し書込みメモリ)、53は
外部の入出力機器と接続されている■10 (入/出力
)ボートである。このようなハードウェア構成は従来の
装置と本質的に異なるところはないが、CPU 50内
のレジスタのいずれかを条件結果レジスタ501、母線
状態レジスタ502として使用できるように確保してお
(。なおこれらのレジスタはCPU 50内レジスタと
せず、RAM52中の特定領域を利用してもよい。
以下第2図に示すラダー回路を例にとって説明する。
母線LIN Oと接地線との間にはリレー接点等の条件
要素0.1及びリレーコイル等の出力要素100の直列
回路が接続されており、条件要素0.1の接続点Aに連
なる母線LIN 1と接地線との間には条件要素2.3
及び出力素子101の直列回路と、条件要素?、 10
.11及び出力要素104の直列回路とが並列的に接続
されている。条件要素2と3との接続点Bに連なる母線
LIN 2と接地線との間εは条件要素4.5及び出力
要素102の直列回路が接続されており、条件要素4と
5との接続点Cに連なる母線LIN 3と接続線との間
には条件要素6と出力要素103との直列回路が接続さ
れている。
要素0.1及びリレーコイル等の出力要素100の直列
回路が接続されており、条件要素0.1の接続点Aに連
なる母線LIN 1と接地線との間には条件要素2.3
及び出力素子101の直列回路と、条件要素?、 10
.11及び出力要素104の直列回路とが並列的に接続
されている。条件要素2と3との接続点Bに連なる母線
LIN 2と接地線との間εは条件要素4.5及び出力
要素102の直列回路が接続されており、条件要素4と
5との接続点Cに連なる母線LIN 3と接続線との間
には条件要素6と出力要素103との直列回路が接続さ
れている。
条件要素7と10との接続点Eに連なる母線LIN2(
前述の点Bに連なる母線LIN 2とは分離されている
が、条件レベルが同一であるので同様に命名される)と
接地線との間には条件要素12.13及び出力要素10
5の直列回路が接続されており、条件要素12と13と
の接続点Fに連なる母線LIN 3(同上)と接地線と
の間には条件要素14と出力要素106との直列回路が
接続されている。
前述の点Bに連なる母線LIN 2とは分離されている
が、条件レベルが同一であるので同様に命名される)と
接地線との間には条件要素12.13及び出力要素10
5の直列回路が接続されており、条件要素12と13と
の接続点Fに連なる母線LIN 3(同上)と接地線と
の間には条件要素14と出力要素106との直列回路が
接続されている。
母線LIN Oと接地線との間には条件要素15.16
及び出力要素107の直列回路が接続されており、条件
要素15.16との接続点Hに連なるLIN L (同
上)と接地線との間には出力要素110、条件要素17
と出力要素111 との直列回路及び出力要素112が
並列的に接続されている。なお以下のプログラム記載の
便宜のために条件要素7と母線LIN 1との接続点に
D、条件要素15と母線LIN Oとの接続点にG、出
力要素110及び112夫々と母線LIN 1との接続
点大々に1.Jを付しである。
及び出力要素107の直列回路が接続されており、条件
要素15.16との接続点Hに連なるLIN L (同
上)と接地線との間には出力要素110、条件要素17
と出力要素111 との直列回路及び出力要素112が
並列的に接続されている。なお以下のプログラム記載の
便宜のために条件要素7と母線LIN 1との接続点に
D、条件要素15と母線LIN Oとの接続点にG、出
力要素110及び112夫々と母線LIN 1との接続
点大々に1.Jを付しである。
而してこのようなラダー図の回路におけるシーケンシャ
ル制御のプログラムは以下のように表される。
ル制御のプログラムは以下のように表される。
(以 下 余 白)
LD O(左下から続く)
LIN 1(A点) OUT 104
LD I LD 120U
T 100 LIN 3 (F
点)LD 2 LD 13
LIN 2(B点) 0IIT 10
5LD 3 LD 140
UT 101 0UT 106L
D 4 LIN O(G点)
LIN 3(0点) LD 15L
D S LIN 1(H点)
011T 102 LD 1
6LD 6 0UT1070UT
103 RLIN 1(1点)
RLIN 1 (D点) 0IIT 1
10LD ? LD 17
LIN 2(E点) OUT 111
LD 10 RLIN 1(J
点)AND 11 0UT 11
2(右上に続く) このプログラムにおいて”LD”はロード命令であり、
これに続く要素の内容を条件結果レジスタ501に格納
することを指示する命令である。
LD I LD 120U
T 100 LIN 3 (F
点)LD 2 LD 13
LIN 2(B点) 0IIT 10
5LD 3 LD 140
UT 101 0UT 106L
D 4 LIN O(G点)
LIN 3(0点) LD 15L
D S LIN 1(H点)
011T 102 LD 1
6LD 6 0UT1070UT
103 RLIN 1(1点)
RLIN 1 (D点) 0IIT 1
10LD ? LD 17
LIN 2(E点) OUT 111
LD 10 RLIN 1(J
点)AND 11 0UT 11
2(右上に続く) このプログラムにおいて”LD”はロード命令であり、
これに続く要素の内容を条件結果レジスタ501に格納
することを指示する命令である。
LIN ”は母線状態レジスタ502の1つに次の数字
で特定される母線の状態を記憶するピントを作成するこ
とを宣言する命令であり、このビットにその時の条件結
果を書込む。
で特定される母線の状態を記憶するピントを作成するこ
とを宣言する命令であり、このビットにその時の条件結
果を書込む。
従ってA点については条件要sOのオン又はオフが母線
LIN 1に用意された母線状態レジスタ502のピン
トに書込まれることになる。
LIN 1に用意された母線状態レジスタ502のピン
トに書込まれることになる。
B点については要素Oのオンまたはオフの状態と要素2
のオンまたはオフの状態の論理積演算の結果が、0点に
ついては上記B点での論理積演算の結果即ち母線状態レ
ジスタ502のLIN 2のビットの内容との論理積の
結果が書き込まれる。
のオンまたはオフの状態の論理積演算の結果が、0点に
ついては上記B点での論理積演算の結果即ち母線状態レ
ジスタ502のLIN 2のビットの内容との論理積の
結果が書き込まれる。
“OUT ”は出力命令であり、これに続く番号で特定
される要素について出力が行われる。
される要素について出力が行われる。
“RLIN”はこれに続く数字で表される母線に戻す事
を宣言する命令であり、母線状態レジスタ502の該当
ビットの内容を条件結果レジスタ501に移す。
を宣言する命令であり、母線状態レジスタ502の該当
ビットの内容を条件結果レジスタ501に移す。
“AND ”はこれに続く番号の条件と先に定まってい
る条件との論理積演算を行う命令であり、その結果は条
件結果レジスタ501に書込まれる。
る条件との論理積演算を行う命令であり、その結果は条
件結果レジスタ501に書込まれる。
以上の命令はRAM 52から読出されてcpu so
内にて解読され上述した如き機能を果たす。
内にて解読され上述した如き機能を果たす。
以下プログラムと演算処理との関係につき第3図に基づ
き詳しく説明する。
き詳しく説明する。
まず、LDOのステップでは条件要素(例えば接点)0
の結果a (オン又はオフを表す1又はO)がCPU
50に読み込まれて、プログラムのスタート時に強制的
に”1”が設定されている母線状態レジスタ502の母
線LIN O用のビットの内容との積lXaが演算され
、その結果aは条件結果レジスタ501に格納される。
の結果a (オン又はオフを表す1又はO)がCPU
50に読み込まれて、プログラムのスタート時に強制的
に”1”が設定されている母線状態レジスタ502の母
線LIN O用のビットの内容との積lXaが演算され
、その結果aは条件結果レジスタ501に格納される。
次にLIN 1のステップでは、母線状態レジスタ50
2に母線LIN l用のビットを作成し、ここにこのと
きの条件結果レジスタ501の内容aを書込む。
2に母線LIN l用のビットを作成し、ここにこのと
きの条件結果レジスタ501の内容aを書込む。
次にLD 1のステップでは、条件要素1の結果すとそ
のときの母線状態レジスタ502のLIN 1のビット
の内容aとの1IIaxbが演算され、その結果b′が
条件結果レジスタ501に格納される0次の0tlT
100では出力要素(例えばリレーコイル)100へ条
件結果レジスタ501の内容b′が出力される。
のときの母線状態レジスタ502のLIN 1のビット
の内容aとの1IIaxbが演算され、その結果b′が
条件結果レジスタ501に格納される0次の0tlT
100では出力要素(例えばリレーコイル)100へ条
件結果レジスタ501の内容b′が出力される。
次のLD 2のステップでは、条件要素2の結果Cと、
このときの母線状態レジスタ502のLIN 1のビッ
トの内容aとの積aXcが積算され、その結果C′が条
件結果レジスタ501に格納される。
このときの母線状態レジスタ502のLIN 1のビッ
トの内容aとの積aXcが積算され、その結果C′が条
件結果レジスタ501に格納される。
次のLIN 2では、母線状態レジスタ502に母線L
IN 2用のビットが作成され、ここに条件結果レジス
タ501の内容C′が書き込まれる。
IN 2用のビットが作成され、ここに条件結果レジス
タ501の内容C′が書き込まれる。
以下同様にしてプログラムが実行されていく。
而して、RLIN 1のステップでは母線状態レジスタ
502のしIN 1のビットの内容aを読み出して、こ
れを条件結果レジスタ501に書込む、そして次のLD
7のステップでは条件要素7の結果りを読み込み、aX
hを演算し、その積h′を条件結果レジスタ501に書
込む、このような処理で明らかなように直前の母線LI
N 3から1.IN 2. LIN 1と順次戻すこと
なく直ちにLIN 1に戻すことが出来るのである。
502のしIN 1のビットの内容aを読み出して、こ
れを条件結果レジスタ501に書込む、そして次のLD
7のステップでは条件要素7の結果りを読み込み、aX
hを演算し、その積h′を条件結果レジスタ501に書
込む、このような処理で明らかなように直前の母線LI
N 3から1.IN 2. LIN 1と順次戻すこと
なく直ちにLIN 1に戻すことが出来るのである。
更に最終3行のブロクラムについて説明スる。
Ou↑111にて出力要素111にそのときの条件結果
レジスタ501の内容を出力する。
レジスタ501の内容を出力する。
次のRLIN 1のステップでは、母線状態レジスタ5
02のLIN 1の内容量を条件レジスタ501に書込
む、そして次の0tlT 112のステップでは条件結
果レジスタ501の内容量が出力されるのである。
02のLIN 1の内容量を条件レジスタ501に書込
む、そして次の0tlT 112のステップでは条件結
果レジスタ501の内容量が出力されるのである。
即ちRLINの命令にて、母線状態レジスタ502の特
定のピントの内容を条件結果レジスタ501に移すこと
が出来るから点Jに連なる出力要素112の様に条件要
素なしの回路についても出力が可能となるのである。
定のピントの内容を条件結果レジスタ501に移すこと
が出来るから点Jに連なる出力要素112の様に条件要
素なしの回路についても出力が可能となるのである。
以上の如き本発明による場合は接続分岐点を含む母線に
命名していく態様でプログラミングできるので、これが
容易であり、また元の母線に戻る場合1ステツプでそれ
が可能であるのでプログラミングに煩わしさがないこと
は勿論、誤りを生ずることがない。
命名していく態様でプログラミングできるので、これが
容易であり、また元の母線に戻る場合1ステツプでそれ
が可能であるのでプログラミングに煩わしさがないこと
は勿論、誤りを生ずることがない。
更にI、J点に直接連なる出力要素110.112につ
いてもRLINIにて母線LIN 1に戻り、次に出力
要素に対しての出力命令を付するだけで何ら問題なく対
応できるなど本発明に優れた効果を奏する。
いてもRLINIにて母線LIN 1に戻り、次に出力
要素に対しての出力命令を付するだけで何ら問題なく対
応できるなど本発明に優れた効果を奏する。
第1図は本発明に係るプログラマブル・コントローラの
ブロック図、第2図は制御対象例のラダー図、第3図は
プログラムと演算処理との関係を表す概念図、第4図は
従来のプログラマブル・コントローラの機能説明のため
のラダー図、第5図は従来のプログラマブル・コントロ
ーラのブツシュダウンレジスタの動作説明図である。 50・・・CPU 51・・・ROM 52・・
・RAM 54・・・I10ポート501・・・条
件結果レジスタ 502・・・母線状態レジスタ 特 許 出願人 光洋電子工業株式会社代理人 弁理
士 河 野 登 夫第3図
ブロック図、第2図は制御対象例のラダー図、第3図は
プログラムと演算処理との関係を表す概念図、第4図は
従来のプログラマブル・コントローラの機能説明のため
のラダー図、第5図は従来のプログラマブル・コントロ
ーラのブツシュダウンレジスタの動作説明図である。 50・・・CPU 51・・・ROM 52・・
・RAM 54・・・I10ポート501・・・条
件結果レジスタ 502・・・母線状態レジスタ 特 許 出願人 光洋電子工業株式会社代理人 弁理
士 河 野 登 夫第3図
Claims (1)
- 【特許請求の範囲】 1、回路要素の接続分岐点を含む回路のシーケンシャル
制御をプログラミングするプログラマブル・コントロー
ラにおいて、 回路要素の接続分岐点を備える母線の夫々 に対応する母線状態レジスタを作成する手段と、該母線
状態レジスタに、当該母線に係る条件結果を書込む手段
と、任意の母線状態レジスタの内容を所定レジスタに移
す手段と を具備することを特徴とするプログラマブル・コントロ
ーラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15214386A JPS638803A (ja) | 1986-06-27 | 1986-06-27 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15214386A JPS638803A (ja) | 1986-06-27 | 1986-06-27 | プログラマブル・コントロ−ラ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS638803A true JPS638803A (ja) | 1988-01-14 |
Family
ID=15533972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15214386A Pending JPS638803A (ja) | 1986-06-27 | 1986-06-27 | プログラマブル・コントロ−ラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS638803A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH041806A (ja) * | 1990-04-19 | 1992-01-07 | Mitsubishi Electric Corp | プログラマブルコントローラ |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56103705A (en) * | 1980-01-24 | 1981-08-19 | Toyo Electric Mfg Co Ltd | Sequence controller |
JPS58191007A (ja) * | 1982-04-30 | 1983-11-08 | Fuji Electric Co Ltd | マスタ−コントロ−ルレジスタ回路 |
-
1986
- 1986-06-27 JP JP15214386A patent/JPS638803A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56103705A (en) * | 1980-01-24 | 1981-08-19 | Toyo Electric Mfg Co Ltd | Sequence controller |
JPS58191007A (ja) * | 1982-04-30 | 1983-11-08 | Fuji Electric Co Ltd | マスタ−コントロ−ルレジスタ回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH041806A (ja) * | 1990-04-19 | 1992-01-07 | Mitsubishi Electric Corp | プログラマブルコントローラ |
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