JPH041806A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JPH041806A JPH041806A JP10407290A JP10407290A JPH041806A JP H041806 A JPH041806 A JP H041806A JP 10407290 A JP10407290 A JP 10407290A JP 10407290 A JP10407290 A JP 10407290A JP H041806 A JPH041806 A JP H041806A
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- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 16
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- 238000003786 synthesis reaction Methods 0.000 description 3
- 241000277269 Oncorhynchus masou Species 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
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- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、共通の入力条件を指定するマスクコントロ
ール命令間にセット／リセット命令を用いる場合に、マ
スクコントロール終了時に自動リセット可能なプログラ
マブルコントローラに関する。
ール命令間にセット／リセット命令を用いる場合に、マ
スクコントロール終了時に自動リセット可能なプログラ
マブルコントローラに関する。
第４図は、従来のプログラマブルコントローラの回路図
であり、４００はプログラマブルコントローラ、４０１
はプログラマブルコントローラとしてのシステムプログ
ラムを格納しであるＲＯＭ（ｒｅａｄ ｏｎｌｙ ａ＋
ｅｍｏｒｙ） 、４０２は後述する実行させんとするシ
ーケンス制御に係るユーザプログラムを格納するＲＡＭ
（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、４
０３はプログラマブルコントローラ４００に使用するコ
イル（Ｙ）、接点（Ｘ）等の情報を格納するデバイスＲ
ＡＭ、４０４は上記ＲＡＭ４０２に格納されているユー
ザプログラムの内、データ転送、演算処理等の複雑な応
用命令を処理するＣＰ Ｕ （ｃｅｎｔｒａｌ ｐｒｏ
ｃｅｓｓｉｎｇ ｕｎｉｔ）、４０５は上記ＲＡＭ４０
２に格納されているユーザプログラムの内、単純なシー
ケンス命令を制御するシーケンス制御、４０６は入力条
件結果を格納するレジスタ、４０７は母線状態を格納す
るレジスタ、４０Ｂは上記デバイスＲＡＭ４０３のデー
タを選択するデータセレクタ、４０９は上記デバイスＲ
ＡＭから出力されるデータ幅の内、特定の１ビツトのデ
ータを選択するビット検出回路、４１０は上記デバイス
ＲＡＭ４０３へ入力するデータ幅の生成を行うビット合
成回路、４１１〜４２１はＡＮＤゲート、４２２〜４２
７はＯＲゲート、４２８はＮＯＲゲート、４２９はＮＯ
Ｔゲート、４３０はセレクタである。
であり、４００はプログラマブルコントローラ、４０１
はプログラマブルコントローラとしてのシステムプログ
ラムを格納しであるＲＯＭ（ｒｅａｄ ｏｎｌｙ ａ＋
ｅｍｏｒｙ） 、４０２は後述する実行させんとするシ
ーケンス制御に係るユーザプログラムを格納するＲＡＭ
（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、４
０３はプログラマブルコントローラ４００に使用するコ
イル（Ｙ）、接点（Ｘ）等の情報を格納するデバイスＲ
ＡＭ、４０４は上記ＲＡＭ４０２に格納されているユー
ザプログラムの内、データ転送、演算処理等の複雑な応
用命令を処理するＣＰ Ｕ （ｃｅｎｔｒａｌ ｐｒｏ
ｃｅｓｓｉｎｇ ｕｎｉｔ）、４０５は上記ＲＡＭ４０
２に格納されているユーザプログラムの内、単純なシー
ケンス命令を制御するシーケンス制御、４０６は入力条
件結果を格納するレジスタ、４０７は母線状態を格納す
るレジスタ、４０Ｂは上記デバイスＲＡＭ４０３のデー
タを選択するデータセレクタ、４０９は上記デバイスＲ
ＡＭから出力されるデータ幅の内、特定の１ビツトのデ
ータを選択するビット検出回路、４１０は上記デバイス
ＲＡＭ４０３へ入力するデータ幅の生成を行うビット合
成回路、４１１〜４２１はＡＮＤゲート、４２２〜４２
７はＯＲゲート、４２８はＮＯＲゲート、４２９はＮＯ
Ｔゲート、４３０はセレクタである。
以上の構成において、第５図に示したラダーダイヤグラ
ムを第４図に示したプログラマブルコントローラにより
実行したときの動作を以下に説明する。
ムを第４図に示したプログラマブルコントローラにより
実行したときの動作を以下に説明する。
ユーザが周辺装置（図示せず）により、第５図に示すよ
うなラダーダイヤグラムのプログラムをＲＡＭ４０２内
に予め書き込んでおり、このプログラムはＱｓｔｅｐか
らＥ Ｎ Ｄ （１０００ｓｔｅｐ）まで順序通り出力
され、またＱｓｔｅｐに戻り、同じ動作を繰り返す。
うなラダーダイヤグラムのプログラムをＲＡＭ４０２内
に予め書き込んでおり、このプログラムはＱｓｔｅｐか
らＥ Ｎ Ｄ （１０００ｓｔｅｐ）まで順序通り出力
され、またＱｓｔｅｐに戻り、同じ動作を繰り返す。
プログラマブルコントローラ４００に入力されたシーケ
ンスプログラムはプログラマブルコントローラ４００を
稼働させると、ＣＰＵ４０４及びシーケンス制御８４０
５に入力される。ここで、実行するシーケンスプログラ
ムが第５図に示すような単純なシーケンス命令の場合に
は、シーケンス制御４０５とロジックＩＣ４０６〜４３
０により高速に制御し、また、データ転送や演算処理の
ような複雑な応用命令の場合には、ＲＯＭ４０２に書か
れているシステムプログラムに従ってＣＰＵ４０４が処
理してデバイスＲＡＭ４０３に、その結果を書き込む。
ンスプログラムはプログラマブルコントローラ４００を
稼働させると、ＣＰＵ４０４及びシーケンス制御８４０
５に入力される。ここで、実行するシーケンスプログラ
ムが第５図に示すような単純なシーケンス命令の場合に
は、シーケンス制御４０５とロジックＩＣ４０６〜４３
０により高速に制御し、また、データ転送や演算処理の
ような複雑な応用命令の場合には、ＲＯＭ４０２に書か
れているシステムプログラムに従ってＣＰＵ４０４が処
理してデバイスＲＡＭ４０３に、その結果を書き込む。
第５図に示したラダーダイヤグラムのａは母線、ｂは接
地線であり、Ｑｓｔｅｐ〜２ｓｔｅｐにおいて、この間
にＬＤＸ、。、ＡＮＤＸ１１．０ＵＴＹ、。が書き込ま
れている。これは、デバイスのＸＩＯとＸｌ＋が共にＯ
Ｎのとき、デバイスＹ、。をＯＮするコイル出力命令で
ある。
地線であり、Ｑｓｔｅｐ〜２ｓｔｅｐにおいて、この間
にＬＤＸ、。、ＡＮＤＸ１１．０ＵＴＹ、。が書き込ま
れている。これは、デバイスのＸＩＯとＸｌ＋が共にＯ
Ｎのとき、デバイスＹ、。をＯＮするコイル出力命令で
ある。
第４図の回路図の動作を説明すると、レジスタ４０６に
おけるＢＲ，−ＢＲ，、の初期値は前ビットとも“Ｏ”
また、レジスタ４０７０Ｗの初期値は“１”とする。ま
ず、ＬＤＸ、、の命令がシーケンス制御４０５に入力さ
れると、シーケンス制御４０５のＬＤ比出力°“１“′
となると同時にレジスタ４０６におけるＢＲ，〜ＢＲｎ
は下へ１ビツトずつシフトする（ Ｂ Ｒｏ→ＢＲ＋
、ＢＲ，→ＢＲ，、・・・ＢＲ，１→オーバーフロー）
。更に、デバイスＲＡＭ４０３からのＸ０〜Ｘ７のデバ
イス情報（ワード）はデータセレクタ４０８を介してビ
ット検出回路４０９に入力されるが、ＬＤＸ、、の命令
中にデバイスのビット情報が入っており、シーケンス制
御４０５によりビットセレクタが出力され、所望のＸｌ
。の１ビツトのみの出力Ｍが選択され、Ｘ １０がＯＮ
したとき、“′１”が現れる。
おけるＢＲ，−ＢＲ，、の初期値は前ビットとも“Ｏ”
また、レジスタ４０７０Ｗの初期値は“１”とする。ま
ず、ＬＤＸ、、の命令がシーケンス制御４０５に入力さ
れると、シーケンス制御４０５のＬＤ比出力°“１“′
となると同時にレジスタ４０６におけるＢＲ，〜ＢＲｎ
は下へ１ビツトずつシフトする（ Ｂ Ｒｏ→ＢＲ＋
、ＢＲ，→ＢＲ，、・・・ＢＲ，１→オーバーフロー）
。更に、デバイスＲＡＭ４０３からのＸ０〜Ｘ７のデバ
イス情報（ワード）はデータセレクタ４０８を介してビ
ット検出回路４０９に入力されるが、ＬＤＸ、、の命令
中にデバイスのビット情報が入っており、シーケンス制
御４０５によりビットセレクタが出力され、所望のＸｌ
。の１ビツトのみの出力Ｍが選択され、Ｘ １０がＯＮ
したとき、“′１”が現れる。
ＡＮＤゲート４１１には、ＣＲ，Ｍ、ＬＤが各々入力さ
れているので、ｘｌ。がＯＮのとき、Ａ、 ＮＤゲート
４１１の出力が“１”（ＯＮ）、ＯＲゲート４２２の出
力も“１”（ＯＮ）となり、レジスタ４０６のＢＲ，に
” ｌ ” （ＯＮ ）が書き込まれる。
れているので、ｘｌ。がＯＮのとき、Ａ、 ＮＤゲート
４１１の出力が“１”（ＯＮ）、ＯＲゲート４２２の出
力も“１”（ＯＮ）となり、レジスタ４０６のＢＲ，に
” ｌ ” （ＯＮ ）が書き込まれる。
次に、ＡＮＤＸ、、の命令が入力されると、同様にシー
ケンス制御４０５のＡＮＤ出力が“１°”となり、同時
にデバイスＲＡＭ４０３からのｘＩＩのデバイス情報は
、ビット検出回路４０９のＭのように１ピント出力され
、Ｘ、がＯＮ時′′ｌ“が現れる。ＡＮＤゲート４１２
には、ＢＲ，、Ｍ、ＡＮＤが各々入力されており、ＢＲ
，に関しては、上記の通り０から１にシフトしているの
で、ＡＮＤゲート４１２の出力は“１“となり、ＯＲゲ
ート４２２を介してＢ ＲＯに”１”（ＯＮ）を書き直
す。
ケンス制御４０５のＡＮＤ出力が“１°”となり、同時
にデバイスＲＡＭ４０３からのｘＩＩのデバイス情報は
、ビット検出回路４０９のＭのように１ピント出力され
、Ｘ、がＯＮ時′′ｌ“が現れる。ＡＮＤゲート４１２
には、ＢＲ，、Ｍ、ＡＮＤが各々入力されており、ＢＲ
，に関しては、上記の通り０から１にシフトしているの
で、ＡＮＤゲート４１２の出力は“１“となり、ＯＲゲ
ート４２２を介してＢ ＲＯに”１”（ＯＮ）を書き直
す。
次に、ＯＵ Ｔ Ｙ ｒ ｏの命令が入力されると、同
様にシーケンス制御４０５のＯＵＴ出力が“１゛、及び
、ＯＲゲート４２５が°′１゛となる。その結果、セレ
クタ４３０のセレクト人力Ｓにパ１″が入力されている
ので、Ｂ入力の信号がＹ出力に出る。ＡＮＤゲート４１
６はＢ ＲｏとＯＵＴが入力されており、上記のように
ＡＮＤＸ、、実行でＢＲ，は“１″となっているので、
ＡＮＤゲート４１６の出力は“１” （ＯＮ） 、Ｏ
Ｒゲート４２６及びＡＮＤゲート４１９の出力も“１”
′（ＯＮ）となる。
様にシーケンス制御４０５のＯＵＴ出力が“１゛、及び
、ＯＲゲート４２５が°′１゛となる。その結果、セレ
クタ４３０のセレクト人力Ｓにパ１″が入力されている
ので、Ｂ入力の信号がＹ出力に出る。ＡＮＤゲート４１
６はＢ ＲｏとＯＵＴが入力されており、上記のように
ＡＮＤＸ、、実行でＢＲ，は“１″となっているので、
ＡＮＤゲート４１６の出力は“１” （ＯＮ） 、Ｏ
Ｒゲート４２６及びＡＮＤゲート４１９の出力も“１”
′（ＯＮ）となる。
デバイスＲＡＭ４０３からのＹ０〜Ｙ、ｌのデバイス情
報（ワード）はデータセレクタ４０８を介してビット合
成回路４１０に入力されるが、これハＯＵ Ｔ Ｙ 、
。の命令コード中にデバイスのビット情報が入っており
、シーケンス制御４０５によりビットセレクタが出力さ
れるので、これによって、所望のＹ ｔｏの部分にＯＲ
ゲート４２６の出力を書込み、それ以外のビット全ては
データセレクタ４０８からのデータを、そのままビット
合成回路４１０に戻し、データセレクタ４０８を介して
デバイスＲＡＭ４０３に書き直す（Ｙ、。のみ更新する
）。
報（ワード）はデータセレクタ４０８を介してビット合
成回路４１０に入力されるが、これハＯＵ Ｔ Ｙ 、
。の命令コード中にデバイスのビット情報が入っており
、シーケンス制御４０５によりビットセレクタが出力さ
れるので、これによって、所望のＹ ｔｏの部分にＯＲ
ゲート４２６の出力を書込み、それ以外のビット全ては
データセレクタ４０８からのデータを、そのままビット
合成回路４１０に戻し、データセレクタ４０８を介して
デバイスＲＡＭ４０３に書き直す（Ｙ、。のみ更新する
）。
続いて、５００５ｔｅｐ〜５０５５ｔｅｐにおいて、Ｌ
Ｄ、Ｘｏ 、ＭＣ，Ｎｏ 、ＯＵＴ、Ｍ、が各々書き込
まれている。これは、デバイスＸ０のときマスクコント
ロールが動作し、ＭｏがＯＮになることによって、母線
ａとＭ。がＡＮＤ（直列）接続されている５ ０６ｓｔ
ｅｐ〜６００ｓｔｅｐまでの命令が初めて活性化になる
。一方、ＸｏがＯＮからＯＦ Ｆになるとマスクコント
ロールは停止し、Ｍ、がＯＦＦなることにより、５０６
５ｔｅｐ〜６００５ｔｅｐまでの命令はいかなる場合で
も無条件で不活性化になる。
Ｄ、Ｘｏ 、ＭＣ，Ｎｏ 、ＯＵＴ、Ｍ、が各々書き込
まれている。これは、デバイスＸ０のときマスクコント
ロールが動作し、ＭｏがＯＮになることによって、母線
ａとＭ。がＡＮＤ（直列）接続されている５ ０６ｓｔ
ｅｐ〜６００ｓｔｅｐまでの命令が初めて活性化になる
。一方、ＸｏがＯＮからＯＦ Ｆになるとマスクコント
ロールは停止し、Ｍ、がＯＦＦなることにより、５０６
５ｔｅｐ〜６００５ｔｅｐまでの命令はいかなる場合で
も無条件で不活性化になる。
次に、５００ｓｔｅｐ〜５０５ｓｔｅｐの動作を説明す
る。
る。
Ｌ Ｄ Ｘ ｏでＸｏがＯＮのとき上記と同様に動作し
、今までのＢＲ，はＢＲ，にシフトされ、Ｂ Ｒｏに“
１” （ＯＮ）が書き込まれる。
、今までのＢＲ，はＢＲ，にシフトされ、Ｂ Ｒｏに“
１” （ＯＮ）が書き込まれる。
ＭＣＮ、においては、シーケンス制御４０５のＭＣ出力
は“１″になるが、ＢＲｏが“′１”のため、レジスタ
４０７のクロック人力ＣＫはライトクロックが入力され
ないので、レジスタ４０７のデータ入力りの値にかかわ
らず、前の値を保持する（ＣＲ＝“”１”）。
は“１″になるが、ＢＲｏが“′１”のため、レジスタ
４０７のクロック人力ＣＫはライトクロックが入力され
ないので、レジスタ４０７のデータ入力りの値にかかわ
らず、前の値を保持する（ＣＲ＝“”１”）。
次に、ＯＵＴＭ、により、上記動作と同様にデバイスＲ
ＡＭ４０３のＭｏに“’１” （ＯＮ）を、また、そ
れ以外のＭ、−Ｍｎは前の状態を、そのままデバイスＲ
ＡＭ４０３に書き込む。これにより、５００ｓｔｅｐ〜
５０６ｓｔｅｐ間の母線にある接点Ｍｌ） （Ｎｏ
）はＯＮとなる。
ＡＭ４０３のＭｏに“’１” （ＯＮ）を、また、そ
れ以外のＭ、−Ｍｎは前の状態を、そのままデバイスＲ
ＡＭ４０３に書き込む。これにより、５００ｓｔｅｐ〜
５０６ｓｔｅｐ間の母線にある接点Ｍｌ） （Ｎｏ
）はＯＮとなる。
続いて、５０６５ｔｅｐ〜５０７５ｔｅｐにおいて、Ｌ
ＤＸ、 、５ＥＴＹ、が、５０８５ｔｅｐ 〜５０９５
ｔｅｐにおいて、Ｌ Ｄ Ｘｚ 、ＲＳ Ｔ Ｙｏが書
き込まれている。ＬＤＸ、でＸｌがＯＮのとき、上記と
同様にＢＲ０〜ＢＲｎはシフトされ、ＢＲｏに１１１
ｎ（ＯＮ）が書き込まれる。ＳＥ、ＴＹ、においては、
ＯＵＴ命令と略同様の操作であるが、ＯＵＴ命令時はＯ
Ｒゲート４２５が無条件に“１”となるため、セレクタ
４３０のＢ入力が選択されるのでＢＲ，Ｎｏ状態がデバ
イスＲＡＭ４０．３に書き込まれるのに対して、ＳＥＴ
及びＲ３Ｔ命令時はＢ Ｒｏが°“１”のときのみＢ入
力に選択され、ＳＥＴ時は選択ビットに“１′を、Ｒ３
Ｔ時は選択ビットに“′０″を各々書き込む。
ＤＸ、 、５ＥＴＹ、が、５０８５ｔｅｐ 〜５０９５
ｔｅｐにおいて、Ｌ Ｄ Ｘｚ 、ＲＳ Ｔ Ｙｏが書
き込まれている。ＬＤＸ、でＸｌがＯＮのとき、上記と
同様にＢＲ０〜ＢＲｎはシフトされ、ＢＲｏに１１１
ｎ（ＯＮ）が書き込まれる。ＳＥ、ＴＹ、においては、
ＯＵＴ命令と略同様の操作であるが、ＯＵＴ命令時はＯ
Ｒゲート４２５が無条件に“１”となるため、セレクタ
４３０のＢ入力が選択されるのでＢＲ，Ｎｏ状態がデバ
イスＲＡＭ４０．３に書き込まれるのに対して、ＳＥＴ
及びＲ３Ｔ命令時はＢ Ｒｏが°“１”のときのみＢ入
力に選択され、ＳＥＴ時は選択ビットに“１′を、Ｒ３
Ｔ時は選択ビットに“′０″を各々書き込む。
一方、ＢＲ，が“′０″のときはセレクタ４３０のＡ入
力が選択されるので、デバイスＲＡＭ４０３からのデー
タの内、選択ビットＭをデバイスＲＡＭ４０３に書き込
むことになり、無実行と同じことになる。
力が選択されるので、デバイスＲＡＭ４０３からのデー
タの内、選択ビットＭをデバイスＲＡＭ４０３に書き込
むことになり、無実行と同じことになる。
尚、ＳＥＴ （セット）は出力保持命令であり、Ｘ、が
ＯＮからＯＦＦになっても、Ｙ、は” １ ”に保持さ
れ、Ｒ３Ｔ （リセット）命令実行（ＸＺがＯＮ）によ
り初めて“０“にすることができる。
ＯＮからＯＦＦになっても、Ｙ、は” １ ”に保持さ
れ、Ｒ３Ｔ （リセット）命令実行（ＸＺがＯＮ）によ
り初めて“０“にすることができる。
６００５ｔｅｐニおいてＭＣＲが書かれており、マスク
コントロールの終了を示す。これ以降のｓ ｔｅｐの入
力条件は母船ａにつながれることを意味する。
コントロールの終了を示す。これ以降のｓ ｔｅｐの入
力条件は母船ａにつながれることを意味する。
ここでの動作はシーケンス制御４０５のＭＣＲ出力は“
′１”になり、且つ、ＣＲが“１°゛により、レジスタ
４０７のＤ入力は０”、レジスタ４０７のＣＫクロック
入力はライトクロックが入力され“′０”が書き込まれ
、レジスタ４０７の−Ｑ−出力のＣＲは“′１”で変化
しない。換言すると、ＭＣＲは動作しない。
′１”になり、且つ、ＣＲが“１°゛により、レジスタ
４０７のＤ入力は０”、レジスタ４０７のＣＫクロック
入力はライトクロックが入力され“′０”が書き込まれ
、レジスタ４０７の−Ｑ−出力のＣＲは“′１”で変化
しない。換言すると、ＭＣＲは動作しない。
尚、以上はマスクコントロールの動作状態を示したが、
５００ｓｔｅｐのＸ。がＯＮからＯＦＦとなり、終了状
態に変わると次のような動作となる。
５００ｓｔｅｐのＸ。がＯＮからＯＦＦとなり、終了状
態に変わると次のような動作となる。
５００ｓｔｅｐのＬＤＸＯのＸ。がＯＦＦのとき、ＢＲ
，に°“０゛が書き込まれるので、ＭＣＮ、において、
レジスタ４０７のクロック入力ＣＫにライトクロックが
発生する。一方、ＡＮＤゲート４１３の入力の内、ビッ
トデータはＩＩ ＯＩＩが入力されるようにしておくと
、ＡＮＤゲート４１３の出力は“′０°’、ＮＯＲゲー
ト４２８の出力は“′１“となるため、レジスタ４０７
のデータ人力りに“１”が書き込まれ、ＣＲは“０パに
変わる。
，に°“０゛が書き込まれるので、ＭＣＮ、において、
レジスタ４０７のクロック入力ＣＫにライトクロックが
発生する。一方、ＡＮＤゲート４１３の入力の内、ビッ
トデータはＩＩ ＯＩＩが入力されるようにしておくと
、ＡＮＤゲート４１３の出力は“′０°’、ＮＯＲゲー
ト４２８の出力は“′１“となるため、レジスタ４０７
のデータ人力りに“１”が書き込まれ、ＣＲは“０パに
変わる。
続いて５０６ｓｔｅｐ及び５０８ｓｔｅｐのＬＤＸ、、
ＬＤＸ２においての動作は、例え、ＸｌとＸ２が“１′
” （ＯＮ）でもＡＮＤゲート４１１０入力ＯＣＲが“
′０パのため、同出力も０″となり、ＢＲｏには“０″
が書き込まれる。よって、５０７ｓ ｔｅｐ、５０９ｓ
ｔｅｐの５ＥＴＹＯ、Ｒ３ＴＹ、ではＢＲ，が“０゛の
ため上記の如く無実行となる。
ＬＤＸ２においての動作は、例え、ＸｌとＸ２が“１′
” （ＯＮ）でもＡＮＤゲート４１１０入力ＯＣＲが“
′０パのため、同出力も０″となり、ＢＲｏには“０″
が書き込まれる。よって、５０７ｓ ｔｅｐ、５０９ｓ
ｔｅｐの５ＥＴＹＯ、Ｒ３ＴＹ、ではＢＲ，が“０゛の
ため上記の如く無実行となる。
６００ｓｔｅｐのＭＣＲ命令では次の動作となる。
シーケンス制御４０５のＭＣＲ出力は１”になり、且つ
、ビットデータ出力もＭＣＲ命令時“１″が出力される
ようになっている。尚、上記の如く、ＣＲは“０′°と
なっているが、レジスタ４０７のデータ人力りには“Ｏ
゛が入力され、且つ、レジスタ４０７のクロック入力Ｃ
Ｋにはライトクロックが入力されるので、レジスタ４０
７の−Ｑ−出力のＣＲは＋１１１＋に戻る。即ち、ＭＣ
Ｒが実行されたことになり、ＭＣＲ命令以降についての
入力条件Ｘ２０はマスクコントロールを介さず、母！１
！９！ａに直接接続されたことになる。
、ビットデータ出力もＭＣＲ命令時“１″が出力される
ようになっている。尚、上記の如く、ＣＲは“０′°と
なっているが、レジスタ４０７のデータ人力りには“Ｏ
゛が入力され、且つ、レジスタ４０７のクロック入力Ｃ
Ｋにはライトクロックが入力されるので、レジスタ４０
７の−Ｑ−出力のＣＲは＋１１１＋に戻る。即ち、ＭＣ
Ｒが実行されたことになり、ＭＣＲ命令以降についての
入力条件Ｘ２０はマスクコントロールを介さず、母！１
！９！ａに直接接続されたことになる。
第６図は第５図のラダーダイヤグラムの動作を示すタイ
ミングチャートであり、５０６ｓｔｅρ〜６００ｓｔｓ
ｐの動作について時間軸で表しているものである。
ミングチャートであり、５０６ｓｔｅρ〜６００ｓｔｓ
ｐの動作について時間軸で表しているものである。
また、従来のプログラマブルコントローラに関する参考
技術文献として、コモンライン制御命令において、強制
的にリセットする手段が開示されている特開昭６４−８
１００６号公報を挙げることができる。
技術文献として、コモンライン制御命令において、強制
的にリセットする手段が開示されている特開昭６４−８
１００６号公報を挙げることができる。
従来のプログラマブルコントローラは以上のように構成
されていたので、マスクコントロール間（ＭＣ−ＭＣＲ
）にＲ５Ｔ命令が存在する場合、マスクコントロールが
動作中のときはＸ２をＯＮすることにリセットすること
が可能であるが、マスクコントロール終了中にあっては
、Ｘ２がＯＮ状態にあってもリセットできないので、第
６図に示したタイミングチャートのＹｏは一点鎖線のよ
うに“０” （ＯＦＦ）とはならず、“１゛′ （ＯＮ
）が継続されることになる。尚、ＭＣ−ＭＣＲ中のＯＵ
Ｔ命令はマスクコントロールが終了すると自動的にＯＦ
Ｆとなることは従来例かられかる。このため、リセット
させるには、マスクコントロールを動作させてからＸ２
をＯＮさせなければならないので操作が煩わしいという
問題点があった。
されていたので、マスクコントロール間（ＭＣ−ＭＣＲ
）にＲ５Ｔ命令が存在する場合、マスクコントロールが
動作中のときはＸ２をＯＮすることにリセットすること
が可能であるが、マスクコントロール終了中にあっては
、Ｘ２がＯＮ状態にあってもリセットできないので、第
６図に示したタイミングチャートのＹｏは一点鎖線のよ
うに“０” （ＯＦＦ）とはならず、“１゛′ （ＯＮ
）が継続されることになる。尚、ＭＣ−ＭＣＲ中のＯＵ
Ｔ命令はマスクコントロールが終了すると自動的にＯＦ
Ｆとなることは従来例かられかる。このため、リセット
させるには、マスクコントロールを動作させてからＸ２
をＯＮさせなければならないので操作が煩わしいという
問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、マスクコントロールが終了するとＳＥＴ命令
の出力を自動的にリセットする、及び、上記のようにＸ
２の入力条件がＯＮでもリセットできる命令（ＣＲ３Ｔ
）を新たに設け、操作の煩雑さを解消するプログラマブ
ルコントローラを提供することを目的とする。
たもので、マスクコントロールが終了するとＳＥＴ命令
の出力を自動的にリセットする、及び、上記のようにＸ
２の入力条件がＯＮでもリセットできる命令（ＣＲ３Ｔ
）を新たに設け、操作の煩雑さを解消するプログラマブ
ルコントローラを提供することを目的とする。
この発明に係るプログラマブルコントローラは、入力入
力条件結果を格納するレジスタがアクティブ状態、或い
は、母線状態を格納するレジスタがインアクティブ状態
にあるとき、デバイスＲＡＭにインアクティブを書き込
むリセット命令を設けたものである。
力条件結果を格納するレジスタがアクティブ状態、或い
は、母線状態を格納するレジスタがインアクティブ状態
にあるとき、デバイスＲＡＭにインアクティブを書き込
むリセット命令を設けたものである。
Ｃ作用〕
この発明におけるプログラマブルコントローラは、ＣＲ
３Ｔ命令を新たに設けたので、マスクコントロールが終
了すると（ＣＲが１”°から′“０°゛になると）、自
動的にセット出力をリセットする。
３Ｔ命令を新たに設けたので、マスクコントロールが終
了すると（ＣＲが１”°から′“０°゛になると）、自
動的にセット出力をリセットする。
以下、この発明の一実施例を図について説明する。
第１図は、プログラマブルコントローラの構成を示す回
路図であり、１００〜１０４．１０６〜１２４．１２６
〜１３０は、第４図に示した従来のプログラマブルコン
トローラの４００〜４０４．４０６〜４２４．４２６〜
４３０に各々対応しており、同一内容であるため、その
説明は省略する。
路図であり、１００〜１０４．１０６〜１２４．１２６
〜１３０は、第４図に示した従来のプログラマブルコン
トローラの４００〜４０４．４０６〜４２４．４２６〜
４３０に各々対応しており、同一内容であるため、その
説明は省略する。
１３１は従来のシーケンス制御４０５にＣＲ３Ｔ出力を
追加したシーケンス制御、１３２は従来のＯＲゲート４
２５に比べて入力を１本追加したＯＲゲート、１３３．
１３４はＡＮＤゲート、１３５はＯＲゲート、１３６は
ＮＯＴゲートである（１３３〜１３６は、この発明によ
る追加ゲートである）。
追加したシーケンス制御、１３２は従来のＯＲゲート４
２５に比べて入力を１本追加したＯＲゲート、１３３．
１３４はＡＮＤゲート、１３５はＯＲゲート、１３６は
ＮＯＴゲートである（１３３〜１３６は、この発明によ
る追加ゲートである）。
以上の構成において、第２図に示したラダーダイヤグラ
ムを第１図に示したプログラマブルコントローラにより
実行したときの動作を以下に説明する。
ムを第１図に示したプログラマブルコントローラにより
実行したときの動作を以下に説明する。
第２図に示したラダーダイヤグラムは従来のラダーダイ
ヤグラムに比べて５０９ｓｔｅｐの命令がＲ３ＴからＣ
Ｒ３Ｔに変更されたことであるので、０５ｔｅｐ〜５０
８５ｔｅｐと５１０５ｔｅｐ〜１０００５ｔｅｐの動作
は従来例と同一である。
ヤグラムに比べて５０９ｓｔｅｐの命令がＲ３ＴからＣ
Ｒ３Ｔに変更されたことであるので、０５ｔｅｐ〜５０
８５ｔｅｐと５１０５ｔｅｐ〜１０００５ｔｅｐの動作
は従来例と同一である。
まず、マスクコントロールが動作中で５０６ｓｔｅρの
ＬＤＸ、のＸ、がＯＮによりＹ。がセットされた後、５
０８ｓｔｅｐのＬＤＸ２のＸ２がＯＮすると以下の通り
従来と同じ動作になる。
ＬＤＸ、のＸ、がＯＮによりＹ。がセットされた後、５
０８ｓｔｅｐのＬＤＸ２のＸ２がＯＮすると以下の通り
従来と同じ動作になる。
ＬＤＸ、の結果、ＢＲ，は“１゛（ＯＮ）となる。ＣＲ
５ＴＹ、が入力されると、シーケンス制御１１３１のＣ
Ｒ３Ｔ出力が“１″となり、ＡＮＤゲート１３３とＯＲ
ゲート１３２の出力は“ｌ゛となる。一方、ＡＮＤゲー
ト１３４と１１９の出力は“′０″となる。セレクタ１
３０のセレクタ人力Ｓは“１”が入力されるので、Ｂ入
力がＹ出力に出力され、“Ｏ”となり、“０゛を書き込
むことでリセット動作したことになる。他方、ＬＤＸ２
の結果、Ｂ Ｒｏが“ｌ ０１“ （ＯＦＦ）のときは
、ＡＮＤゲート１３３とＯＲゲート１３２の出力は“０
”となるので、従来例と同一で無実行となる。
５ＴＹ、が入力されると、シーケンス制御１１３１のＣ
Ｒ３Ｔ出力が“１″となり、ＡＮＤゲート１３３とＯＲ
ゲート１３２の出力は“ｌ゛となる。一方、ＡＮＤゲー
ト１３４と１１９の出力は“′０″となる。セレクタ１
３０のセレクタ人力Ｓは“１”が入力されるので、Ｂ入
力がＹ出力に出力され、“Ｏ”となり、“０゛を書き込
むことでリセット動作したことになる。他方、ＬＤＸ２
の結果、Ｂ Ｒｏが“ｌ ０１“ （ＯＦＦ）のときは
、ＡＮＤゲート１３３とＯＲゲート１３２の出力は“０
”となるので、従来例と同一で無実行となる。
次に、マスクコントロールが動作状態から終了状態に変
わったときの動作を説明する。
わったときの動作を説明する。
５００ｓｔｅｐのＬ Ｄ Ｘ ｏがＯＦＦになると、従
来と同じくレジスタ１０７の出力は“０”が書き込まれ
る。５０８ｓｔｅｐのＬＤＸ、のＸ２がＯＮでも従来例
と同じ＜ＢＲ，は１１０１＋が書き込まれる。
来と同じくレジスタ１０７の出力は“０”が書き込まれ
る。５０８ｓｔｅｐのＬＤＸ、のＸ２がＯＮでも従来例
と同じ＜ＢＲ，は１１０１＋が書き込まれる。
５０９ｓｔｅｐのＣＲ３ＴＹ、では以下に示す動作とな
り、従来のＲ３Ｔ命令とは異なる。
り、従来のＲ３Ｔ命令とは異なる。
即ち、例え、ＢＲ，が“０゛であっても、ＣＲが“′０
゛になるとＯＲゲート１３５、ＡＮＤゲート１３３の各
出力は“°ｌ”となり、セレクタ１３０はＢ入力が選択
される。一方、ＡＮＤゲート１３４とＯＲゲート１２６
、ＡＮＤゲート１１９の各出力は°“０″となり、セレ
クタ１３０のＹ出力に°“０”が出力され、デバイスＲ
ＡＭ１０３に１１０”が書き込まれ、リセット動作した
ことになる。
゛になるとＯＲゲート１３５、ＡＮＤゲート１３３の各
出力は“°ｌ”となり、セレクタ１３０はＢ入力が選択
される。一方、ＡＮＤゲート１３４とＯＲゲート１２６
、ＡＮＤゲート１１９の各出力は°“０″となり、セレ
クタ１３０のＹ出力に°“０”が出力され、デバイスＲ
ＡＭ１０３に１１０”が書き込まれ、リセット動作した
ことになる。
第３図にこの実施例のタイミングチャートを示す。この
タイミングチャートにおいて、Ｘ２は一点鎖線のＯＦＦ
でも、ＭＣが終了するとＹｏはリセットが働く。
タイミングチャートにおいて、Ｘ２は一点鎖線のＯＦＦ
でも、ＭＣが終了するとＹｏはリセットが働く。
尚、上記実施例では、ＣＲ３Ｔ命令の機能を得るために
、シーケンス制′ａ１３１と、ロジックＩＣ１０６〜１
３０を用いたハードウェアにより構成したが、他の実施
例としてＣＰＵ１０４と、ＢＲ０〜ＢＲ１，レジスタ１
０６と、レジスタ１０７を用いて以下の通り、ソフトウ
ェア処理してもＣＲ３Ｔ命令の機能を実現することが可
能となる。
、シーケンス制′ａ１３１と、ロジックＩＣ１０６〜１
３０を用いたハードウェアにより構成したが、他の実施
例としてＣＰＵ１０４と、ＢＲ０〜ＢＲ１，レジスタ１
０６と、レジスタ１０７を用いて以下の通り、ソフトウ
ェア処理してもＣＲ３Ｔ命令の機能を実現することが可
能となる。
即ち、プログラマブルコントローラ１００を稼働させる
と、ＲＡＭ１０２から出力され、プログラムの中にＣＲ
３Ｔ命令があるか否かをＣＰＵ１０４が判断し、ＣＲ３
Ｔ命令があると判断した場合にはレジスタ１０６のＢＲ
，が“′１゛（ＯＮ）か、レジスタ１０７が“０”’
（ＯＦＦ）のとき、′“０”（ＯＦＦ）の出力をＣＰ
Ｕ１０４が出力し、データセレクタ１０８をＣＰＵ １
０４側に切り換えてデバイスＲＡＭ１０３に”０”
（ＯＦＦ）を書き込むことによりリセットが可能となる
。
と、ＲＡＭ１０２から出力され、プログラムの中にＣＲ
３Ｔ命令があるか否かをＣＰＵ１０４が判断し、ＣＲ３
Ｔ命令があると判断した場合にはレジスタ１０６のＢＲ
，が“′１゛（ＯＮ）か、レジスタ１０７が“０”’
（ＯＦＦ）のとき、′“０”（ＯＦＦ）の出力をＣＰ
Ｕ１０４が出力し、データセレクタ１０８をＣＰＵ １
０４側に切り換えてデバイスＲＡＭ１０３に”０”
（ＯＦＦ）を書き込むことによりリセットが可能となる
。
また、この発明の他の実施例として、第１図に示した回
路そのままのロジックＩＣを使用せず、例えば、ＡＮＤ
ゲート１３３をＯＲゲートに換え、その入力と出力の両
方にＮＯＴゲートを入れて回路を変形することや、セレ
クタ１３０の代わりにＡＮＤゲートとＯＲゲートを組み
合わせて構成しても同じ機能が得られる。
路そのままのロジックＩＣを使用せず、例えば、ＡＮＤ
ゲート１３３をＯＲゲートに換え、その入力と出力の両
方にＮＯＴゲートを入れて回路を変形することや、セレ
クタ１３０の代わりにＡＮＤゲートとＯＲゲートを組み
合わせて構成しても同じ機能が得られる。
以上のように、この発明によればマスクコントロールが
終了すると、ＳＥＴ命令の出力を自動的にリセットする
ＣＲ３Ｔ命令を追加したので、Ｘ２の入力条件がＯＮに
あってもリセットでき、操作の煩わしさを解消すること
ができる効果がある。
終了すると、ＳＥＴ命令の出力を自動的にリセットする
ＣＲ３Ｔ命令を追加したので、Ｘ２の入力条件がＯＮに
あってもリセットでき、操作の煩わしさを解消すること
ができる効果がある。
また、ユーザの用途により従来のＲ３Ｔ命令とＣＲ３Ｔ
命令を使い分けすることができる効果がある。
命令を使い分けすることができる効果がある。
第１図はこの発明の一実施例によるプログラマブルコン
トローラの構成を示すブロック図、第２図はこの発明の
プログラマブルコントローラを実行させるラダーダイヤ
グラム、第３図はこの発明のプログラマブルコントロー
ラにおいて第２図に示すラダーダイヤグラムを実行させ
た場合の動作を示すタイミングチャート、第４図は従来
のプログラマブルコントローラの構成を示すブロック図
、第５図は従来のプログラマブルコントローラを実行さ
せるラダーダイヤグラム、第６図は従来のプログラマブ
ルコントローラにおいて第５図に示すラダーダイヤグラ
ムを実行させた場合の動作を示すタイミングチャートで
ある。 図において、 １００−一一〜プログラマブルコントローラ１１０１−
ＲＯ１０２−ＲＡＭ １１０２−ＲＡデバイスＲＡＭ １０６−−−−人力条件結果を格納するレジスタ１０７
−−−−母線状態を格納するレジスタ１３１−−−−シ
ーケンス制御 なお、各図中、同一符号は同一、又は相当部分を示す。 代 理 人 大 岩 増 離溶２
図 １１０：ビット合ジ回路 Σ Ｘ β 第５ 図 第４図 Σ
トローラの構成を示すブロック図、第２図はこの発明の
プログラマブルコントローラを実行させるラダーダイヤ
グラム、第３図はこの発明のプログラマブルコントロー
ラにおいて第２図に示すラダーダイヤグラムを実行させ
た場合の動作を示すタイミングチャート、第４図は従来
のプログラマブルコントローラの構成を示すブロック図
、第５図は従来のプログラマブルコントローラを実行さ
せるラダーダイヤグラム、第６図は従来のプログラマブ
ルコントローラにおいて第５図に示すラダーダイヤグラ
ムを実行させた場合の動作を示すタイミングチャートで
ある。 図において、 １００−一一〜プログラマブルコントローラ１１０１−
ＲＯ１０２−ＲＡＭ １１０２−ＲＡデバイスＲＡＭ １０６−−−−人力条件結果を格納するレジスタ１０７
−−−−母線状態を格納するレジスタ１３１−−−−シ
ーケンス制御 なお、各図中、同一符号は同一、又は相当部分を示す。 代 理 人 大 岩 増 離溶２
図 １１０：ビット合ジ回路 Σ Ｘ β 第５ 図 第４図 Σ
Claims (1)
- 【特許請求の範囲】 システムプログラムを格納するＲＯＭと、 ユーザープログラムを格納するＲＡＭと、 データ転送、演算処理等の複雑な応用命令を処理するＣ
ＰＵと、 単純なシーケンス命令を制御するシーケンス制御手段と
、 入力条件結果を格納するレジスタと、 母線状態を格納するレジスタと、 デバイス情報を格納するデバイスＲＡＭとを備えたプロ
グラマブルコントローラにおいて、前記入力入力条件結
果を格納するレジスタがアクティブ状態、或いは、前記
母線状態を格納するレジスタがインアクティブ状態にあ
るとき、前記デバイスＲＡＭにインアクティブを書き込
むリセット命令を設けたことを特徴とするプログラマブ
ルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104072A JP2526703B2 (ja) | 1990-04-19 | 1990-04-19 | プログラマブルコントロ―ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104072A JP2526703B2 (ja) | 1990-04-19 | 1990-04-19 | プログラマブルコントロ―ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH041806A true JPH041806A (ja) | 1992-01-07 |
| JP2526703B2 JP2526703B2 (ja) | 1996-08-21 |
Family
ID=14370955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2104072A Expired - Lifetime JP2526703B2 (ja) | 1990-04-19 | 1990-04-19 | プログラマブルコントロ―ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526703B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5564639A (en) * | 1993-05-27 | 1996-10-15 | Daiwa Seiko, Inc. | Slide mechanism for spinning reels used in fishing |
| US5829699A (en) * | 1996-03-13 | 1998-11-03 | Daiwa Seiko, Inc. | Fishing spinning reel having a spool reciprocating mechanism |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894006A (ja) * | 1981-11-30 | 1983-06-04 | Toyota Motor Corp | プログラマブル・シ−ケンス・コントロ−ラのプログラミング方法 |
| JPS58191007A (ja) * | 1982-04-30 | 1983-11-08 | Fuji Electric Co Ltd | マスタ−コントロ−ルレジスタ回路 |
| JPS638803A (ja) * | 1986-06-27 | 1988-01-14 | Koyo Denshi Kogyo Kk | プログラマブル・コントロ−ラ |
-
1990
- 1990-04-19 JP JP2104072A patent/JP2526703B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894006A (ja) * | 1981-11-30 | 1983-06-04 | Toyota Motor Corp | プログラマブル・シ−ケンス・コントロ−ラのプログラミング方法 |
| JPS58191007A (ja) * | 1982-04-30 | 1983-11-08 | Fuji Electric Co Ltd | マスタ−コントロ−ルレジスタ回路 |
| JPS638803A (ja) * | 1986-06-27 | 1988-01-14 | Koyo Denshi Kogyo Kk | プログラマブル・コントロ−ラ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5564639A (en) * | 1993-05-27 | 1996-10-15 | Daiwa Seiko, Inc. | Slide mechanism for spinning reels used in fishing |
| US5829699A (en) * | 1996-03-13 | 1998-11-03 | Daiwa Seiko, Inc. | Fishing spinning reel having a spool reciprocating mechanism |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2526703B2 (ja) | 1996-08-21 |
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