JPH0969070A - 情報処理装置の制御回路 - Google Patents
情報処理装置の制御回路Info
- Publication number
- JPH0969070A JPH0969070A JP22493095A JP22493095A JPH0969070A JP H0969070 A JPH0969070 A JP H0969070A JP 22493095 A JP22493095 A JP 22493095A JP 22493095 A JP22493095 A JP 22493095A JP H0969070 A JPH0969070 A JP H0969070A
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- Japan
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- control circuit
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- register
- cpu
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Abstract
(57)【要約】
【課題】 動作モードの増加に伴う回路規模の増大を最
小限にすることができ、かつ使用する動作モード以外の
無駄な回路の数を減らすことができる情報処理装置の制
御回路。 【解決手段】 ＣＰＵからのデータＳ３を動作モード認
識レジスタ５４に入力し、デコーダ５５で解読したの
ち、この動作モードに対応するアドレスの許可信号Ｓ１
ａをセレクタ１で選択する。その許可信号Ｓ１ａとＣＰ
ＵからのＩＯＷ信号Ｓ２によりアンド回路２ａで書き込
みタイミングＳ１０が生成され、その書き込みタイミン
グＳ１０でＣＰＵからのデータＳ３が１個のレジスタ群
３に格納され、さらにこのデータＳ１１は動作モードに
対応する制御回路５６に入力される。
小限にすることができ、かつ使用する動作モード以外の
無駄な回路の数を減らすことができる情報処理装置の制
御回路。 【解決手段】 ＣＰＵからのデータＳ３を動作モード認
識レジスタ５４に入力し、デコーダ５５で解読したの
ち、この動作モードに対応するアドレスの許可信号Ｓ１
ａをセレクタ１で選択する。その許可信号Ｓ１ａとＣＰ
ＵからのＩＯＷ信号Ｓ２によりアンド回路２ａで書き込
みタイミングＳ１０が生成され、その書き込みタイミン
グＳ１０でＣＰＵからのデータＳ３が１個のレジスタ群
３に格納され、さらにこのデータＳ１１は動作モードに
対応する制御回路５６に入力される。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置の制御
回路に関し、特に複数の動作モードを制御する情報処理
装置の制御回路に関する。
回路に関し、特に複数の動作モードを制御する情報処理
装置の制御回路に関する。
【０００２】
【従来の技術】情報処理装置における制御回路は、複数
の動作モードを制御するような構成になっており、各モ
ード用に必要な情報を格納するレジスタと制御回路が存
在する。
の動作モードを制御するような構成になっており、各モ
ード用に必要な情報を格納するレジスタと制御回路が存
在する。
【０００３】図３は従来の情報処理装置の制御回路の一
構成図である。従来の情報処理装置の制御回路は、図示
しないＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ
Ｕｎｉｔ）からのＩ／Ｏライトアクセス（Ｉ／Ｏ命
令）により後述する複数のレジスタ群に割り当てられた
Ｉ／Ｏアドレスを解読し、許可信号Ｓ１を出力するアド
レスデコーダ５１と、その許可信号Ｓ１とＣＰＵからの
ＩＯＷ（Ｉ／Ｏライト）信号Ｓ２とにより後述する複数
のレジスタ群への書き込みタイミングを生成する複数の
アンド回路５２（５２ａ，５２ｂ，…５２ｎ，５２ｐ）
と、その書き込みタイミングとＣＰＵからのデータＳ３
とにより情報を格納する複数のレジスタ群５３（５３
ａ，５３ｂ，…５３ｎ）および動作モード認識レジスタ
５４と、動作モード認識レジスタ５４に格納された情報
により動作モードを解読し、許可信号Ｓ４を出力するデ
コーダ５５と、デコーダ５５から出力される許可信号Ｓ
４によりそのいずれか１個が選択され、かつ動作する複
数の動作モード用制御回路５６（５６ａ，５６ｂ，…５
６ｎ）とからなる。
構成図である。従来の情報処理装置の制御回路は、図示
しないＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ
Ｕｎｉｔ）からのＩ／Ｏライトアクセス（Ｉ／Ｏ命
令）により後述する複数のレジスタ群に割り当てられた
Ｉ／Ｏアドレスを解読し、許可信号Ｓ１を出力するアド
レスデコーダ５１と、その許可信号Ｓ１とＣＰＵからの
ＩＯＷ（Ｉ／Ｏライト）信号Ｓ２とにより後述する複数
のレジスタ群への書き込みタイミングを生成する複数の
アンド回路５２（５２ａ，５２ｂ，…５２ｎ，５２ｐ）
と、その書き込みタイミングとＣＰＵからのデータＳ３
とにより情報を格納する複数のレジスタ群５３（５３
ａ，５３ｂ，…５３ｎ）および動作モード認識レジスタ
５４と、動作モード認識レジスタ５４に格納された情報
により動作モードを解読し、許可信号Ｓ４を出力するデ
コーダ５５と、デコーダ５５から出力される許可信号Ｓ
４によりそのいずれか１個が選択され、かつ動作する複
数の動作モード用制御回路５６（５６ａ，５６ｂ，…５
６ｎ）とからなる。
【０００４】また、複数のレジスタ群５３の各々のレジ
スタ群（５３ａ，５３ｂ，…５３ｎ）は１個または複数
のレジスタで構成され、１ビットまたは複数ビットの情
報を格納する。そして、アンド回路５２ａにレジスタ群
５３ａと動作モード用制御回路５６ａが対応し、アンド
回路５２ｂ以下についても同様に各レジスタ群５３ｂ〜
５３ｎ，動作モード用制御回路５６ｂ〜５６ｎが対応す
る。
スタ群（５３ａ，５３ｂ，…５３ｎ）は１個または複数
のレジスタで構成され、１ビットまたは複数ビットの情
報を格納する。そして、アンド回路５２ａにレジスタ群
５３ａと動作モード用制御回路５６ａが対応し、アンド
回路５２ｂ以下についても同様に各レジスタ群５３ｂ〜
５３ｎ，動作モード用制御回路５６ｂ〜５６ｎが対応す
る。
【０００５】そして、ある動作モードでこの制御回路を
動作させる場合、ＣＰＵからのＩ／Ｏライトアクセスに
より、動作モード認識レジスタ５４にて動作モードを認
識させ、その動作モードに関わるレジスタ群（５３ａ，
５３ｂ，…５３ｎのいずれか１個）にも情報を格納さ
せ、指示した動作モードに従った制御回路（５６ａ，５
６ｂ，…５６ｎのいずれか１個）が動作する。
動作させる場合、ＣＰＵからのＩ／Ｏライトアクセスに
より、動作モード認識レジスタ５４にて動作モードを認
識させ、その動作モードに関わるレジスタ群（５３ａ，
５３ｂ，…５３ｎのいずれか１個）にも情報を格納さ
せ、指示した動作モードに従った制御回路（５６ａ，５
６ｂ，…５６ｎのいずれか１個）が動作する。
【０００６】また、特開昭６２−２７１０２１号公報に
各々の動作モードを制御するマイクロプログラムを格納
する複数のマイクロプログラムメモリを有し、デコーダ
で解読された動作モードに応じていずれか１個のマイク
ロプログラムメモリからマイクロプログラムを読み出す
マイクロプログラム制御方式が開示されている。
各々の動作モードを制御するマイクロプログラムを格納
する複数のマイクロプログラムメモリを有し、デコーダ
で解読された動作モードに応じていずれか１個のマイク
ロプログラムメモリからマイクロプログラムを読み出す
マイクロプログラム制御方式が開示されている。
【０００７】
【発明が解決しようとする課題】しかし、これらの先行
技術では、複数の動作モードを制御する情報を格納する
ためのレジスタ群またはマイクロプログラムメモリを動
作モードの数だけ使用する必要があり、動作モードが多
くなればなるほどレジスタ群またはマイクロプログラム
メモリが多くなり、回路規模が増大してしまうという欠
点があった。
技術では、複数の動作モードを制御する情報を格納する
ためのレジスタ群またはマイクロプログラムメモリを動
作モードの数だけ使用する必要があり、動作モードが多
くなればなるほどレジスタ群またはマイクロプログラム
メモリが多くなり、回路規模が増大してしまうという欠
点があった。
【０００８】また、ある動作モードの制御を行っている
場合、他の動作モード用のレジスタ群またはマイクロプ
ログラムメモリは使用しないので、これらが無駄になる
という欠点もあった。
場合、他の動作モード用のレジスタ群またはマイクロプ
ログラムメモリは使用しないので、これらが無駄になる
という欠点もあった。
【０００９】そこで本発明の目的は、動作モードの増加
に伴う回路規模の増大を最小限にし、かつ使用する動作
モード以外の無駄な回路の数を減らすことができる情報
処理装置の制御回路を提供することにある。
に伴う回路規模の増大を最小限にし、かつ使用する動作
モード以外の無駄な回路の数を減らすことができる情報
処理装置の制御回路を提供することにある。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に本発明は、Ｉ／Ｏ命令に基づく動作モードを設定する
手段と、設定された動作モードに対応するＩ／Ｏデータ
を格納する１個の格納手段と、この格納手段から出力さ
れる前記Ｉ／Ｏデータが入力される制御手段とを含むこ
とを特徴とする。
に本発明は、Ｉ／Ｏ命令に基づく動作モードを設定する
手段と、設定された動作モードに対応するＩ／Ｏデータ
を格納する１個の格納手段と、この格納手段から出力さ
れる前記Ｉ／Ｏデータが入力される制御手段とを含むこ
とを特徴とする。
【００１１】
【発明の実施の形態】まず、動作モードを設定する。次
に、その動作モードに対応するＩ／Ｏデータが選択さ
れ、そのＩ／Ｏデータが１個の格納手段を介して制御手
段に入力される。
に、その動作モードに対応するＩ／Ｏデータが選択さ
れ、そのＩ／Ｏデータが１個の格納手段を介して制御手
段に入力される。
【００１２】以下、本発明の実施例について添付図面を
参照しながら説明する。なお、従来例と同様な構成部分
については同一番号を付し、その説明を省略する。
参照しながら説明する。なお、従来例と同様な構成部分
については同一番号を付し、その説明を省略する。
【００１３】図１は本発明に係る情報処理装置の制御回
路の一実施例の構成図である。本発明に係る情報処理装
置の制御回路は、図示しないＣＰＵからのＩ／Ｏライト
アクセスにより後述するレジスタ群に割り当てられたＩ
／Ｏアドレスを解読し、許可信号Ｓ１（Ｓ１ａ〜Ｓ１ｎ
のうちのいずれか１つ）を出力するアドレスデコーダ５
１と、その許可信号Ｓ１を動作モードによって選択する
セレクタ１と、選択された許可信号Ｓ１ａとＣＰＵから
のＩＯＷ信号Ｓ２により後述するレジスタ群への書き込
みタイミングを生成する２個のアンド回路２（２ａ，２
ｂ）と、その書き込みタイミングＳ１０とＣＰＵからの
データＳ３により情報を格納する１個のレジスタ群３お
よび動作モード認識レジスタ５４と、動作モード認識レ
ジスタ５４に格納された情報Ｓ３により動作モードを解
読し、許可信号Ｓ４を出力するデコーダ５５と、デコー
ダ５５から出力される許可信号Ｓ４によりそのいずれか
１個が選択され、かつ動作する複数の動作モード用制御
回路５６（５６ａ，５６ｂ，…５６ｎ）とからなる。
路の一実施例の構成図である。本発明に係る情報処理装
置の制御回路は、図示しないＣＰＵからのＩ／Ｏライト
アクセスにより後述するレジスタ群に割り当てられたＩ
／Ｏアドレスを解読し、許可信号Ｓ１（Ｓ１ａ〜Ｓ１ｎ
のうちのいずれか１つ）を出力するアドレスデコーダ５
１と、その許可信号Ｓ１を動作モードによって選択する
セレクタ１と、選択された許可信号Ｓ１ａとＣＰＵから
のＩＯＷ信号Ｓ２により後述するレジスタ群への書き込
みタイミングを生成する２個のアンド回路２（２ａ，２
ｂ）と、その書き込みタイミングＳ１０とＣＰＵからの
データＳ３により情報を格納する１個のレジスタ群３お
よび動作モード認識レジスタ５４と、動作モード認識レ
ジスタ５４に格納された情報Ｓ３により動作モードを解
読し、許可信号Ｓ４を出力するデコーダ５５と、デコー
ダ５５から出力される許可信号Ｓ４によりそのいずれか
１個が選択され、かつ動作する複数の動作モード用制御
回路５６（５６ａ，５６ｂ，…５６ｎ）とからなる。
【００１４】なお、レジスタ群３は従来例と同様に１個
または複数のレジスタで構成され、１ビットまたは複数
ビットの情報を格納する。しかし、このレジスタ群３を
１個だけ設けた点で従来例と相異する。
または複数のレジスタで構成され、１ビットまたは複数
ビットの情報を格納する。しかし、このレジスタ群３を
１個だけ設けた点で従来例と相異する。
【００１５】また、動作モード認識レジスタで認識され
る情報は、たとえば制御する端末がディスプレイである
場合の、モノクロ「００」、カラー「０１」、カラー１
６色「１０」、カラー２５６色「１１」のいずれかを判
別する情報であり、レジスタ群３に格納される情報はこ
れらの各動作モード別にディスプレイに個別に与えられ
る情報である。
る情報は、たとえば制御する端末がディスプレイである
場合の、モノクロ「００」、カラー「０１」、カラー１
６色「１０」、カラー２５６色「１１」のいずれかを判
別する情報であり、レジスタ群３に格納される情報はこ
れらの各動作モード別にディスプレイに個別に与えられ
る情報である。
【００１６】図２は本情報処理装置の制御回路の動作の
流れを示すフローチャートである。
流れを示すフローチャートである。
【００１７】たとえば、ある動作モードで制御回路５６
を動作させる場合、まずＣＰＵからのＩ／Ｏライトアク
セスにより動作モードを設定し、次にその設定動作モー
ドに必要な情報をレジスタ３に設定する。
を動作させる場合、まずＣＰＵからのＩ／Ｏライトアク
セスにより動作モードを設定し、次にその設定動作モー
ドに必要な情報をレジスタ３に設定する。
【００１８】以下、本情報処理装置の制御回路の動作に
ついて説明する。
ついて説明する。
【００１９】まず、図２の動作モードの設定Ｎ１を行
う。ＣＰＵからのＩ／Ｏライトアクセスにより、動作モ
ードを設定すると、アドレスデコーダ５１が動作モード
認識レジスタ５４に割り当てられたアドレスを解読し、
許可信号Ｓ６をアンド回路２ｂに送信する。アンド回路
２ｂでは、その許可信号Ｓ６とＣＰＵからのＩＯＷ信号
Ｓ２とで書き込みタイミング信号Ｓ７を生成し、動作モ
ード認識レジスタ５４に送信する。
う。ＣＰＵからのＩ／Ｏライトアクセスにより、動作モ
ードを設定すると、アドレスデコーダ５１が動作モード
認識レジスタ５４に割り当てられたアドレスを解読し、
許可信号Ｓ６をアンド回路２ｂに送信する。アンド回路
２ｂでは、その許可信号Ｓ６とＣＰＵからのＩＯＷ信号
Ｓ２とで書き込みタイミング信号Ｓ７を生成し、動作モ
ード認識レジスタ５４に送信する。
【００２０】動作モード認識レジスタ５４には、その書
き込みタイミング信号Ｓ７とＣＰＵからのデータＳ３と
により情報Ｓ８が格納される。格納された情報Ｓ８はデ
コーダ５５により解読され、どの動作モードなのかが認
識される。
き込みタイミング信号Ｓ７とＣＰＵからのデータＳ３と
により情報Ｓ８が格納される。格納された情報Ｓ８はデ
コーダ５５により解読され、どの動作モードなのかが認
識される。
【００２１】そして、認識された動作モードの条件（許
可信号Ｓ４）がセレクタ１と制御回路５６とに送信さ
れ、セレクタ１では設定動作モードに関わるレジスタ群
３に割り当てられた許可信号Ｓ１が選択され、制御回路
５６では許可信号Ｓ４により選択された制御回路（５６
ａ〜５６ｎのうちのいずれか１個）が動作する。
可信号Ｓ４）がセレクタ１と制御回路５６とに送信さ
れ、セレクタ１では設定動作モードに関わるレジスタ群
３に割り当てられた許可信号Ｓ１が選択され、制御回路
５６では許可信号Ｓ４により選択された制御回路（５６
ａ〜５６ｎのうちのいずれか１個）が動作する。
【００２２】次に、図２の動作モードの設定Ｎ２を行
う。設定動作モードに関わるＩ／Ｏレジスタの設定を行
うと、アドレスデコーダ５１でそのＩ／Ｏレジスタの割
り当てられたアドレスを解読し、許可信号Ｓ１（Ｓ１ａ
〜Ｓ１ｎのうちのいずれか１つ）をセレクタ１に送信す
る。
う。設定動作モードに関わるＩ／Ｏレジスタの設定を行
うと、アドレスデコーダ５１でそのＩ／Ｏレジスタの割
り当てられたアドレスを解読し、許可信号Ｓ１（Ｓ１ａ
〜Ｓ１ｎのうちのいずれか１つ）をセレクタ１に送信す
る。
【００２３】あらかじめ、セレクタ１ではデコーダ５５
からの動作モード条件（許可信号Ｓ４）により、その許
可信号Ｓ１ａが選択されているとする。選択された許可
信号Ｓ１ａとＣＰＵからのＩＯＷ信号Ｓ２とによりアン
ド回路２ａで書き込みタイミングＳ１０が生成され、そ
の書き込みタイミングＳ１０とＣＰＵからのデータＳ３
とによりレジスタ群３に情報Ｓ１１が格納される。そし
て、格納された情報Ｓ１１は動作モードにより選択され
た制御回路５６（５６ａ〜５６ｎのいずれか１個）に送
信され、指示した動作モードで制御回路５６が動作す
る。
からの動作モード条件（許可信号Ｓ４）により、その許
可信号Ｓ１ａが選択されているとする。選択された許可
信号Ｓ１ａとＣＰＵからのＩＯＷ信号Ｓ２とによりアン
ド回路２ａで書き込みタイミングＳ１０が生成され、そ
の書き込みタイミングＳ１０とＣＰＵからのデータＳ３
とによりレジスタ群３に情報Ｓ１１が格納される。そし
て、格納された情報Ｓ１１は動作モードにより選択され
た制御回路５６（５６ａ〜５６ｎのいずれか１個）に送
信され、指示した動作モードで制御回路５６が動作す
る。
【００２４】このように、レジスタ群３は各設定動作モ
ードに共用されるレジスタ群である。
ードに共用されるレジスタ群である。
【００２５】
【発明の効果】本発明によれば、Ｉ／Ｏ命令に基づく動
作モードを設定した後に、この動作モードに対応するＩ
／Ｏデータを格納手段に格納するよう構成したため、格
納手段を各動作モードで共用することが可能となる。
作モードを設定した後に、この動作モードに対応するＩ
／Ｏデータを格納手段に格納するよう構成したため、格
納手段を各動作モードで共用することが可能となる。
【００２６】したがって、格納手段は１個で足りるた
め、動作モードが多くなっても回路規模の増大を最小限
にすることができ、かつ使用する動作モード以外の無駄
な格納手段は存在しないため、無駄の少ない回路構成を
実現することができる。
め、動作モードが多くなっても回路規模の増大を最小限
にすることができ、かつ使用する動作モード以外の無駄
な格納手段は存在しないため、無駄の少ない回路構成を
実現することができる。
【図１】本発明に係る情報処理装置の制御回路の一実施
例の構成図である。
例の構成図である。
【図２】同制御回路の動作の流れを示すフローチャート
である。
である。
【図３】従来の情報処理装置の制御回路の一構成図であ
る。
る。
１ セレクタ ２ アンド回路 ３ レジスタ群 ５１ アドレスデコーダ５１ ５４ 動作モード認識レジスタ ５５ デコーダ ５６ 動作モード用制御回路
Claims (3)
- 【請求項１】 Ｉ／Ｏ命令に基づく動作モードを設定す
る手段と、設定された動作モードに対応するＩ／Ｏデー
タを格納する１個の格納手段と、この格納手段から出力
される前記Ｉ／Ｏデータが入力される制御手段とを含む
ことを特徴とする情報処理装置の制御回路。 - 【請求項２】 Ｉ／Ｏ命令に基づくＩ／Ｏアドレスを解
読し、そのＩ／Ｏアドレスの許可信号を出力するＩ／Ｏ
アドレス解読手段と、Ｉ／Ｏ命令に基づく動作モードを
設定する動作モード設定手段と、この設定された動作モ
ードに対応する前記許可信号を選択出力する選択出力手
段と、この選択出力手段より出力された許可信号を入力
し、この許可信号の入力タイミングと同一タイミングで
Ｉ／Ｏ命令に基づくＩ／Ｏデータを格納する１個のＩ／
Ｏデータ格納手段と、このＩ／Ｏデータ格納手段から出
力される前記Ｉ／Ｏデータが前記動作モードに対応して
選択入力される複数の制御手段とを含むことを特徴とす
る情報処理装置の制御回路。 - 【請求項３】 前記Ｉ／Ｏ命令に基づく動作モードは前
記Ｉ／Ｏデータに含まれる情報であることを特徴とする
請求項２記載の情報処理装置の制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22493095A JPH0969070A (ja) | 1995-09-01 | 1995-09-01 | 情報処理装置の制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22493095A JPH0969070A (ja) | 1995-09-01 | 1995-09-01 | 情報処理装置の制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969070A true JPH0969070A (ja) | 1997-03-11 |
Family
ID=16821411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22493095A Withdrawn JPH0969070A (ja) | 1995-09-01 | 1995-09-01 | 情報処理装置の制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0969070A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366975B1 (en) | 1998-02-27 | 2002-04-02 | Nec Corporation | Large-scale integrated circuit (LSI) circuit for controlling electronic device including LSI, and method of controlling the circuit |
-
1995
- 1995-09-01 JP JP22493095A patent/JPH0969070A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366975B1 (en) | 1998-02-27 | 2002-04-02 | Nec Corporation | Large-scale integrated circuit (LSI) circuit for controlling electronic device including LSI, and method of controlling the circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |