JPH05158737A - データメモリ読み出し装置 - Google Patents
データメモリ読み出し装置Info
- Publication number
- JPH05158737A JPH05158737A JP3348366A JP34836691A JPH05158737A JP H05158737 A JPH05158737 A JP H05158737A JP 3348366 A JP3348366 A JP 3348366A JP 34836691 A JP34836691 A JP 34836691A JP H05158737 A JPH05158737 A JP H05158737A
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- JP
- Japan
- Prior art keywords
- address
- data memory
- debug
- output
- processing unit
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Abstract
(57)【要約】
【目的】 デバッグ動作時のデータメモリの読み出しア
ドレスの変更を、プログラムの変更を伴わずに行うこと
ができるデータメモリ読み出し装置を得る。 【構成】 デバッグ装置にて所定のアドレスが設定され
るデバッグ用アドレスレジスタ、ＣＰＵからの入出力信
号をデコードするデコーダ、及びデコーダからのデータ
メモリイネーブル信号によりＣＰＵが発生するアドレス
選択信号により、ＣＰＵが出力するアドレスとデバッグ
用アドレスレジスタに設定されたアドレスの一方を選択
するセレクタ、或いは前記アドレス選択信号にてその演
算動作が制御され、ＣＰＵの出力するアドレスにデバッ
グ用アドレスレジスタに設定された値を加算する演算回
路を持たせた。
ドレスの変更を、プログラムの変更を伴わずに行うこと
ができるデータメモリ読み出し装置を得る。 【構成】 デバッグ装置にて所定のアドレスが設定され
るデバッグ用アドレスレジスタ、ＣＰＵからの入出力信
号をデコードするデコーダ、及びデコーダからのデータ
メモリイネーブル信号によりＣＰＵが発生するアドレス
選択信号により、ＣＰＵが出力するアドレスとデバッグ
用アドレスレジスタに設定されたアドレスの一方を選択
するセレクタ、或いは前記アドレス選択信号にてその演
算動作が制御され、ＣＰＵの出力するアドレスにデバッ
グ用アドレスレジスタに設定された値を加算する演算回
路を持たせた。
Description
【０００１】
【産業上の利用分野】この発明は、デバッグ動作実行中
にデータメモリよりデータの読み出しを行うためのデー
タメモリ読み出し装置に関するものである。
にデータメモリよりデータの読み出しを行うためのデー
タメモリ読み出し装置に関するものである。
【０００２】
【従来の技術】図４は従来のデータメモリ読み出し装置
を示すブロック図である。図において、１はコンピュー
タシステムであり、２はこのコンピュータシステム１に
接続されたデバッグ装置である。このコンピュータシス
テム１内において、１１は当該コンピュータシステム１
の処理動作を制御する中央処理装置（以下ＣＰＵとい
う）であり、１２はこのＣＰＵ１１の動作を記述したプ
ログラムが格納されているメモリである。１３はＣＰＵ
１１よりアドレスの指定を受けると、当該アドレスに格
納されたデータを読み出してＣＰＵ１１に返送するデー
タメモリである。
を示すブロック図である。図において、１はコンピュー
タシステムであり、２はこのコンピュータシステム１に
接続されたデバッグ装置である。このコンピュータシス
テム１内において、１１は当該コンピュータシステム１
の処理動作を制御する中央処理装置（以下ＣＰＵとい
う）であり、１２はこのＣＰＵ１１の動作を記述したプ
ログラムが格納されているメモリである。１３はＣＰＵ
１１よりアドレスの指定を受けると、当該アドレスに格
納されたデータを読み出してＣＰＵ１１に返送するデー
タメモリである。
【０００３】次に動作について説明する。メモリ１２に
格納されているプログラムに、所定のアドレスが設定さ
れたデバッグ用データメモリ読み出し命令をあらかじめ
入れておき、ＣＰＵ１１はそのプログラムを順次実行し
てゆく。ここで、前記デバッグ用データメモリ読み出し
命令が実行されると、当該命令によるアドレスがデータ
メモリ１３へ送られて該当するデータが読み出され、そ
れがデバッグ装置２に入力される。以上のような処理に
よってデバッグ動作時における実行中のデータメモリ読
み出しが行われる。
格納されているプログラムに、所定のアドレスが設定さ
れたデバッグ用データメモリ読み出し命令をあらかじめ
入れておき、ＣＰＵ１１はそのプログラムを順次実行し
てゆく。ここで、前記デバッグ用データメモリ読み出し
命令が実行されると、当該命令によるアドレスがデータ
メモリ１３へ送られて該当するデータが読み出され、そ
れがデバッグ装置２に入力される。以上のような処理に
よってデバッグ動作時における実行中のデータメモリ読
み出しが行われる。
【０００４】なお、このような従来のデータメモリ読み
出し装置に関連した技術が記載された文献としては、例
えば特開平３−７３０３５号公報、特開平３−８８０４
８号公報などがある。
出し装置に関連した技術が記載された文献としては、例
えば特開平３−７３０３５号公報、特開平３−８８０４
８号公報などがある。
【０００５】
【発明が解決しようとする課題】従来のデータメモリ読
み出し装置は以上のように構成されているので、デバッ
グ動作時に読み出すデータメモリ１３のアドレスを変更
したい場合、メモリ１２に格納されているプログラムそ
のものを変更しなければならないという問題点があっ
た。
み出し装置は以上のように構成されているので、デバッ
グ動作時に読み出すデータメモリ１３のアドレスを変更
したい場合、メモリ１２に格納されているプログラムそ
のものを変更しなければならないという問題点があっ
た。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、デバッグ動作時にデータメモリ
の読み出しアドレスを、プログラムの変更を伴わずに変
更可能なデータメモリ読み出し装置を得ることを目的と
する。
ためになされたもので、デバッグ動作時にデータメモリ
の読み出しアドレスを、プログラムの変更を伴わずに変
更可能なデータメモリ読み出し装置を得ることを目的と
する。
【０００７】
【課題を解決するための手段】請求項１に記載の発明に
係るデータメモリ読み出し装置は、デバッグ装置によっ
て所定のアドレスが設定されるデバッグ用アドレスレジ
スタと、ＣＰＵからの入出力信号をデコードしてデータ
メモリイネーブル信号を出力するデコーダと、データメ
モリイネーブル信号に基づいてＣＰＵが発生するアドレ
ス選択信号に応動して、ＣＰＵが出力するアドレスとデ
バッグ用アドレスレジスタに設定されたアドレスの一方
を選択してデータメモリに与えるセレクタとを備えたも
のである。
係るデータメモリ読み出し装置は、デバッグ装置によっ
て所定のアドレスが設定されるデバッグ用アドレスレジ
スタと、ＣＰＵからの入出力信号をデコードしてデータ
メモリイネーブル信号を出力するデコーダと、データメ
モリイネーブル信号に基づいてＣＰＵが発生するアドレ
ス選択信号に応動して、ＣＰＵが出力するアドレスとデ
バッグ用アドレスレジスタに設定されたアドレスの一方
を選択してデータメモリに与えるセレクタとを備えたも
のである。
【０００８】また、請求項２に記載の発明に係るデータ
メモリ読み出し装置は、前記デバッグ用アドレスレジス
タを複数用意し、前記セレクタがＣＰＵからのアドレス
選択信号に従って、これら各デバッグ用アドレスレジス
タに設定されたアドレスの１つ、あるいはＣＰＵの出力
するアドレスを選択するものである。
メモリ読み出し装置は、前記デバッグ用アドレスレジス
タを複数用意し、前記セレクタがＣＰＵからのアドレス
選択信号に従って、これら各デバッグ用アドレスレジス
タに設定されたアドレスの１つ、あるいはＣＰＵの出力
するアドレスを選択するものである。
【０００９】さらに、請求項３に記載の発明に係るデー
タメモリ読み出し装置は、前記セレクタを演算回路で代
替し、アドレス選択信号に応じて、ＣＰＵの出力するア
ドレスにデバッグ用アドレスレジスタに設定されている
オフセット値の加算を行うものである。
タメモリ読み出し装置は、前記セレクタを演算回路で代
替し、アドレス選択信号に応じて、ＣＰＵの出力するア
ドレスにデバッグ用アドレスレジスタに設定されている
オフセット値の加算を行うものである。
【００１０】
【作用】請求項１に記載の発明におけるセレクタは、デ
コーダより出力されるデータメモリイネーブル信号を受
けたＣＰＵの出力するアドレス選択信号に従って切り換
え動作を行い、ＣＰＵがデータメモリ読み出しのために
出力したアドレス、あるいはデバッグ装置によってデバ
ッグ用アドレスレジスタに設定されたアドレスの一方を
選択してデータメモリに与えることにより、デバッグ動
作時にデータメモリの読み出しアドレスを、プログラム
の変更を伴わずに変更することができるデータメモリ読
み出し装置を実現する。
コーダより出力されるデータメモリイネーブル信号を受
けたＣＰＵの出力するアドレス選択信号に従って切り換
え動作を行い、ＣＰＵがデータメモリ読み出しのために
出力したアドレス、あるいはデバッグ装置によってデバ
ッグ用アドレスレジスタに設定されたアドレスの一方を
選択してデータメモリに与えることにより、デバッグ動
作時にデータメモリの読み出しアドレスを、プログラム
の変更を伴わずに変更することができるデータメモリ読
み出し装置を実現する。
【００１１】また、請求項２に記載の発明におけるデー
タメモリ読み出し装置は、デバッグ装置によって所定の
アドレスが設定されるデバッグ用アドレスレジスタを複
数個用意することにより、デバッグ動作時のデータメモ
リ読み出しアドレスの変更をより柔軟に行うことができ
るデータメモリ読み出し装置を実現する。
タメモリ読み出し装置は、デバッグ装置によって所定の
アドレスが設定されるデバッグ用アドレスレジスタを複
数個用意することにより、デバッグ動作時のデータメモ
リ読み出しアドレスの変更をより柔軟に行うことができ
るデータメモリ読み出し装置を実現する。
【００１２】さらに、請求項３に記載の発明における演
算回路は、デコーダより出力されるデータメモリイネー
ブル信号を受けてＣＰＵが発生するアドレス選択信号に
従ってその演算動作が制御され、ＣＰＵがデータメモリ
読み出しのために出力したアドレスをそのまま、あるい
は当該アドレスにデバッグ装置よりデバッグ用アドレス
レジスタに設定されたオフセット値を加算してデータメ
モリに与えることにより、デバッグ動作時にデータメモ
リの読み出しアドレスを、プログラムの変更を伴わずに
変更することが可能なデータメモリ読み出し装置を実現
する。
算回路は、デコーダより出力されるデータメモリイネー
ブル信号を受けてＣＰＵが発生するアドレス選択信号に
従ってその演算動作が制御され、ＣＰＵがデータメモリ
読み出しのために出力したアドレスをそのまま、あるい
は当該アドレスにデバッグ装置よりデバッグ用アドレス
レジスタに設定されたオフセット値を加算してデータメ
モリに与えることにより、デバッグ動作時にデータメモ
リの読み出しアドレスを、プログラムの変更を伴わずに
変更することが可能なデータメモリ読み出し装置を実現
する。
【００１３】
実施例１．以下、この発明の一実施例を図について説明
する。図１は請求項１に記載の発明の一実施例を示すブ
ロック図である。図において、１はコンピュータシステ
ム、２はデバッグ装置、１１はＣＰＵ、１２はメモリ、
１３はデータメモリであり、図４に同一符号を付した従
来のそれらと同一、あるいは相当部分であるため詳細な
説明は省略する。
する。図１は請求項１に記載の発明の一実施例を示すブ
ロック図である。図において、１はコンピュータシステ
ム、２はデバッグ装置、１１はＣＰＵ、１２はメモリ、
１３はデータメモリであり、図４に同一符号を付した従
来のそれらと同一、あるいは相当部分であるため詳細な
説明は省略する。
【００１４】また、１４はデバッグ装置２によって任意
のアドレスを設定することができるデバッグ用アドレス
レジスタであり、１５はＣＰＵ１１が出力する入出力信
号をデコードしてデータメモリイネーブル信号を発生す
るデコーダである。１６はこのデコーダ１５からのデー
タメモリイネーブル信号を受けたＣＰＵ１１の出力する
アドレス選択信号に応動してその切り換え動作が制御さ
れ、ＣＰＵ１１がデータメモリ１３を読み出すために出
力するアドレスと、デバッグ用アドレスレジスタ１４に
デバッグ装置２によって設定されたアドレスのいずれか
一方を選択し、それをデータメモリ１３に与えるセレク
タである。
のアドレスを設定することができるデバッグ用アドレス
レジスタであり、１５はＣＰＵ１１が出力する入出力信
号をデコードしてデータメモリイネーブル信号を発生す
るデコーダである。１６はこのデコーダ１５からのデー
タメモリイネーブル信号を受けたＣＰＵ１１の出力する
アドレス選択信号に応動してその切り換え動作が制御さ
れ、ＣＰＵ１１がデータメモリ１３を読み出すために出
力するアドレスと、デバッグ用アドレスレジスタ１４に
デバッグ装置２によって設定されたアドレスのいずれか
一方を選択し、それをデータメモリ１３に与えるセレク
タである。
【００１５】次に動作について説明する。まず、デバッ
グ装置２よりデバッグ用アドレスレジスタ１４に所定の
アドレスを設定しておく。また、メモリ１２に格納され
ているプログラムにはデバッグ用データメモリ読み出し
命令とそれを示す入出力命令とをあらかじめ入れてお
き、ＣＰＵ１１はそのプログラムを順次実行してゆく。
ここで、前記デバッグ用データメモリ読み出し命令が実
行される時、ＣＰＵ１１から出力される入出力信号はデ
バッグ用データメモリ読み出しを示す入出力命令となっ
てデコーダ１５に送られる。この入出力信号をデコード
したデコーダ１５はＣＰＵ１１へ送るデータメモリイネ
ーブル信号を有意とする。
グ装置２よりデバッグ用アドレスレジスタ１４に所定の
アドレスを設定しておく。また、メモリ１２に格納され
ているプログラムにはデバッグ用データメモリ読み出し
命令とそれを示す入出力命令とをあらかじめ入れてお
き、ＣＰＵ１１はそのプログラムを順次実行してゆく。
ここで、前記デバッグ用データメモリ読み出し命令が実
行される時、ＣＰＵ１１から出力される入出力信号はデ
バッグ用データメモリ読み出しを示す入出力命令となっ
てデコーダ１５に送られる。この入出力信号をデコード
したデコーダ１５はＣＰＵ１１へ送るデータメモリイネ
ーブル信号を有意とする。
【００１６】ＣＰＵ１１はこのデコーダ１５からのデー
タメモリイネーブル信号の有意／無意によって決定され
るアドレス選択信号をセレクタ１６に送出している。セ
レクタ１６は前記データメモリイネーブル信号の無意に
対応したアドレス選択信号を受け取っている間は、ＣＰ
Ｕ１１より出力されるアドレスを選択してデータメモリ
１３に供給しており、データメモリイネーブル信号の有
意に対応したアドレス選択信号を受け取ると、デバッグ
用アドレスレジスタ１４に設定されているアドレスをデ
ータメモリ１３に供給する。従って、デバッグ用データ
メモリ読み出し命令が実行された場合には、デバッグ装
置２によってデバッグ用アドレスレジスタ１４に設定さ
れたアドレスより、該当するデータが読み出されてデバ
ッグ装置２に入力される。以上のような処理によってデ
バッグ動作時における実行中のデータメモリ読み出しが
行われる。
タメモリイネーブル信号の有意／無意によって決定され
るアドレス選択信号をセレクタ１６に送出している。セ
レクタ１６は前記データメモリイネーブル信号の無意に
対応したアドレス選択信号を受け取っている間は、ＣＰ
Ｕ１１より出力されるアドレスを選択してデータメモリ
１３に供給しており、データメモリイネーブル信号の有
意に対応したアドレス選択信号を受け取ると、デバッグ
用アドレスレジスタ１４に設定されているアドレスをデ
ータメモリ１３に供給する。従って、デバッグ用データ
メモリ読み出し命令が実行された場合には、デバッグ装
置２によってデバッグ用アドレスレジスタ１４に設定さ
れたアドレスより、該当するデータが読み出されてデバ
ッグ装置２に入力される。以上のような処理によってデ
バッグ動作時における実行中のデータメモリ読み出しが
行われる。
【００１７】実施例２．なお、上記実施例１では、デバ
ッグ用アドレスレジスタを１つだけ設けた場合について
述べたが、デバッグ用アドレスレジスタを複数個設ける
ようにしてもよい。図２は請求項２に記載したそのよう
な発明の一実施例を示すブロック図であり、図１と同一
の部分には同一符号を付してその説明を省略する。図に
おいて、１７はｎ個のデバッグ用アドレスレジスタ１４
1 〜１４n よりなるレジスタ群であり、１８はＣＰＵ１
１からのアドレス選択信号に応動して、レジスタ群１７
内の各デバッグ用アドレスレジスタ１４1 〜１４n に設
定されたアドレスの１つ、あるいはＣＰＵ１１の出力す
るアドレスを選択してデータメモリ１３に与えるセレク
タである。
ッグ用アドレスレジスタを１つだけ設けた場合について
述べたが、デバッグ用アドレスレジスタを複数個設ける
ようにしてもよい。図２は請求項２に記載したそのよう
な発明の一実施例を示すブロック図であり、図１と同一
の部分には同一符号を付してその説明を省略する。図に
おいて、１７はｎ個のデバッグ用アドレスレジスタ１４
1 〜１４n よりなるレジスタ群であり、１８はＣＰＵ１
１からのアドレス選択信号に応動して、レジスタ群１７
内の各デバッグ用アドレスレジスタ１４1 〜１４n に設
定されたアドレスの１つ、あるいはＣＰＵ１１の出力す
るアドレスを選択してデータメモリ１３に与えるセレク
タである。
【００１８】次に動作について説明する。基本的な動作
は実施例１の場合と同様であるが、この場合、レジスタ
群１７の各デバッグ用アドレスレジスタ１４1 〜１４n
には個別のアドレスがデバッグ装置２によって設定され
る。一方、ＣＰＵ１１はデコーダ１５からのデータメモ
リイネーブル信号の内容に従って決定されるアドレス選
択信号をセレクタ１８に送出し、セレクタ１８は当該ア
ドレス選択信号に応動して、レジスタ群１７の各デバッ
グ用アドレスレジスタ１４1 〜１４n に設定されている
アドレスの１つ、あるいはＣＰＵ１１の出力するアドレ
スを選択してデータメモリ１３に供給する。従って、デ
バッグ用データメモリ読み出し命令が実行された場合に
は、複数のデバッグ用アドレスレジスタ１４1 〜１４n
に個別に設定されたアドレスの１つを選択してデータメ
モリ１３の読み出しを行うことが可能となる。
は実施例１の場合と同様であるが、この場合、レジスタ
群１７の各デバッグ用アドレスレジスタ１４1 〜１４n
には個別のアドレスがデバッグ装置２によって設定され
る。一方、ＣＰＵ１１はデコーダ１５からのデータメモ
リイネーブル信号の内容に従って決定されるアドレス選
択信号をセレクタ１８に送出し、セレクタ１８は当該ア
ドレス選択信号に応動して、レジスタ群１７の各デバッ
グ用アドレスレジスタ１４1 〜１４n に設定されている
アドレスの１つ、あるいはＣＰＵ１１の出力するアドレ
スを選択してデータメモリ１３に供給する。従って、デ
バッグ用データメモリ読み出し命令が実行された場合に
は、複数のデバッグ用アドレスレジスタ１４1 〜１４n
に個別に設定されたアドレスの１つを選択してデータメ
モリ１３の読み出しを行うことが可能となる。
【００１９】実施例３．次に、この発明の実施例３を図
に基づいて説明する。図３は請求項３に記載の発明の一
実施例を示すブロック図で、図において、１９は実施例
１および２におけるセレクタ１６あるいは１８に代替し
て設けられた演算回路であり、他の部分には図１と同一
の符号を付して説明の重複をさける。
に基づいて説明する。図３は請求項３に記載の発明の一
実施例を示すブロック図で、図において、１９は実施例
１および２におけるセレクタ１６あるいは１８に代替し
て設けられた演算回路であり、他の部分には図１と同一
の符号を付して説明の重複をさける。
【００２０】次に動作について説明する。この場合にお
いても、デバッグ用アドレスレジスタ１４には所定のオ
フセット値がデバッグ装置２によって設定され、ＣＰＵ
１１はデコーダ１５からのデータメモリイネーブル信号
の有意／無意に対応したアドレス選択信号が演算回路１
９に送出される。演算回路１９はデータメモリイネーブ
ル信号の無意に対応したアドレス選択信号を受け取って
いる間は、ＣＰＵ１１より出力されるアドレスをそのま
まデータメモリ１３に供給しており、データメモリイネ
ーブル信号の有意に対応したアドレス選択信号を受け取
ると、ＣＰＵ１１の出力するアドレスにデバッグ用アド
レスレジスタ１４に設定されているオフセット値を加算
してデータメモリ１３に供給する。従って、デバッグ用
データメモリ読み出し命令が実行された場合には、デバ
ッグ用アドレスレジスタに設定されているオフセット値
が加算されたアドレスによってデータメモリ１３の読み
出しが行われる。
いても、デバッグ用アドレスレジスタ１４には所定のオ
フセット値がデバッグ装置２によって設定され、ＣＰＵ
１１はデコーダ１５からのデータメモリイネーブル信号
の有意／無意に対応したアドレス選択信号が演算回路１
９に送出される。演算回路１９はデータメモリイネーブ
ル信号の無意に対応したアドレス選択信号を受け取って
いる間は、ＣＰＵ１１より出力されるアドレスをそのま
まデータメモリ１３に供給しており、データメモリイネ
ーブル信号の有意に対応したアドレス選択信号を受け取
ると、ＣＰＵ１１の出力するアドレスにデバッグ用アド
レスレジスタ１４に設定されているオフセット値を加算
してデータメモリ１３に供給する。従って、デバッグ用
データメモリ読み出し命令が実行された場合には、デバ
ッグ用アドレスレジスタに設定されているオフセット値
が加算されたアドレスによってデータメモリ１３の読み
出しが行われる。
【００２１】
【発明の効果】以上のように、請求項１に記載の発明に
よれば、デバッグ装置よりデバッグ用アドレスレジスタ
に所定のアドレスを設定しておき、デバッグ用データメ
モリ読み出し命令が実行される時にはデバッグ用アドレ
スレジスタに設定されたアドレスをデータメモリに与え
るように構成したので、デバッグ動作時にデータメモリ
の読み出しアドレスを、プログラムを変更することな
く、このデバッグ用アドレスレジスタの内容の変更を行
うだけで変更できるデータメモリ読み出し装置が得られ
る効果がある。
よれば、デバッグ装置よりデバッグ用アドレスレジスタ
に所定のアドレスを設定しておき、デバッグ用データメ
モリ読み出し命令が実行される時にはデバッグ用アドレ
スレジスタに設定されたアドレスをデータメモリに与え
るように構成したので、デバッグ動作時にデータメモリ
の読み出しアドレスを、プログラムを変更することな
く、このデバッグ用アドレスレジスタの内容の変更を行
うだけで変更できるデータメモリ読み出し装置が得られ
る効果がある。
【００２２】また、請求項２に記載の発明によれば、デ
バッグ用アドレスレジスタを複数個設けるように構成し
たので、デバッグ動作時におけるデータメモリ読み出し
アドレスの変更に、より柔軟性を持たせることができる
効果がある。
バッグ用アドレスレジスタを複数個設けるように構成し
たので、デバッグ動作時におけるデータメモリ読み出し
アドレスの変更に、より柔軟性を持たせることができる
効果がある。
【００２３】さらに、請求項３に記載の発明によれば、
デバッグ装置よりデバッグ用アドレスレジスタに所定の
オフセット値を設定しておき、デバッグ用データメモリ
読み出し命令が実行される時にはＣＰＵの出力するアド
レスにそのオフセット値を加算してデータメモリに与え
るように構成したので、デバッグ動作時にデータメモリ
の読み出しアドレスを、プログラムを変更することな
く、このデバッグ用アドレスレジスタの内容の変更を行
うだけで変更できるデータメモリ読み出し装置が得られ
る効果がある。
デバッグ装置よりデバッグ用アドレスレジスタに所定の
オフセット値を設定しておき、デバッグ用データメモリ
読み出し命令が実行される時にはＣＰＵの出力するアド
レスにそのオフセット値を加算してデータメモリに与え
るように構成したので、デバッグ動作時にデータメモリ
の読み出しアドレスを、プログラムを変更することな
く、このデバッグ用アドレスレジスタの内容の変更を行
うだけで変更できるデータメモリ読み出し装置が得られ
る効果がある。
【図１】この発明の実施例１を示すブロック図である。
【図２】この発明の実施例２を示すブロック図である。
【図３】この発明の実施例３を示すブロック図である。
【図４】従来のデータメモリ読み出し装置を示すブロッ
ク図である。
ク図である。
１ コンピュータシステム ２ デバッグ装置 １１ ＣＰＵ（中央処理装置） １２ メモリ １３ データメモリ １４ デバッグ用アドレスレジスタ １４1 〜１４n デバッグ用アドレスレジスタ １５ デコーダ １６ セレクタ １８ セレクタ １９ 演算回路
Claims (3)
- 【請求項１】 メモリに格納されたプログラムに従って
動作する中央処理装置と、前記中央処理装置によって格
納しているデータが読み出されるデータメモリを有する
コンピュータシステムに接続されるデバッグ装置によっ
て所定のアドレスが設定されるデバッグ用アドレスレジ
スタと、前記中央処理装置が出力する入出力信号をデコ
ードしてデータメモリイネーブル信号を出力するデコー
ダと、前記デコーダからのデータメモリイネーブル信号
を受けた前記中央処理装置の出力するアドレス選択信号
に従って、前記中央処理装置が前記データメモリ読み出
しのために出力するアドレス、あるいは前記デバッグ装
置にて前記デバッグ用アドレスレジスタに設定されたア
ドレスの一方を選択し、それを前記データメモリに与え
るセレクタとを備えたデータメモリ読み出し装置。 - 【請求項２】 前記デバッグ装置によって所定のアドレ
スが設定される前記デバッグ用アドレスレジスタを複数
用意し、前記セレクタが前記中央処理装置の出力するア
ドレス選択信号に従って、前記中央処理装置が前記デー
タメモリ読み出しのために出力するアドレス、あるいは
前記各デバッグ用アドレスレジスタに設定されたアドレ
スの一つを選択して前記データメモリに与えるものであ
ることを特徴とする、請求項１に記載のデータメモリ読
み出し装置。 - 【請求項３】 メモリに格納されたプログラムに従って
動作する中央処理装置と、前記中央処理装置によって格
納しているデータが読み出されるデータメモリを有する
コンピュータシステムに接続されるデバッグ装置によっ
て所定のオフセット値が設定されるデバッグ用アドレス
レジスタと、前記中央処理装置が出力する入出力信号を
デコードしてデータメモリイネーブル信号を出力するデ
コーダと、前記デコーダからのデータメモリイネーブル
信号を受けた前記中央処理装置の出力するアドレス選択
信号によってその演算動作が制御され、前記中央処理装
置が前記データメモリ読み出しのために出力するアドレ
スをそのまま、あるいは前記アドレスに前記デバッグ装
置にて前記デバッグ用アドレスレジスタに設定されたオ
フセット値を加算して前記データメモリに与える演算回
路とを備えたデータメモリ読み出し装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3348366A JPH05158737A (ja) | 1991-12-05 | 1991-12-05 | データメモリ読み出し装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3348366A JPH05158737A (ja) | 1991-12-05 | 1991-12-05 | データメモリ読み出し装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158737A true JPH05158737A (ja) | 1993-06-25 |
Family
ID=18396547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3348366A Pending JPH05158737A (ja) | 1991-12-05 | 1991-12-05 | データメモリ読み出し装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05158737A (ja) |
-
1991
- 1991-12-05 JP JP3348366A patent/JPH05158737A/ja active Pending
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