JPH05298087A - 小型電子式計算機 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、小型電子式計算機において、プロ
グラムＲＯＭとデータＲＯＭとを分割して備える必要な
く、ＲＯＭ領域の効率的活用を目的とする。 【構成】 １つのＲＯＭ１１に対しマイクロ命令と共に
定数データを記憶させ、このＲＯＭ１１から２４ビット
で読出されたマイクロ命令はＲＯＭアドレス制御回路１
４を通して制御回路１５に与え、ＲＯＭデータの読出し
命令が与えられた場合には、該ＲＯＭデータの読出しア
ドレス及び後に読出した２４ビットデータから４ビット
の被演算データを選択するための１／６ブロック指定デ
ータがコモンバスＢＬ０〜ＢＬ３を介してＲＯＭアドレ
ス制御回路１４に与えられ、ＲＯＭアドレス端子Ａ０〜
Ａ１１からのアドレス指定に応じて読出されたＲＯＭデ
ータは上記被演算データとして取出され上記コモンバス
ＢＬ０〜ＢＬ３からセレクタ１６及び演算装置１３を介
してデータＲＡＭ１２にセットされる構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラム領域とデー
タ領域とが分離しているアーキテクチャを有し、プログ
ラム中で示された定数データ等をデータ領域から読出し
て演算数あるいは被演算数とする小型電子式計算機に関
する。

【０００２】

【従来の技術】図４はデータＲＯＭを備えない従来の小
型電子式計算機の構成を示すもので、この小型電子式計
算機は、予め作成された演算処理プログラムが記憶され
るプログラムＲＯＭ３１，上記演算処理プログラムに応
じた演算数及び被演算数、そしてその演算結果が書込ま
れるデータＲＡＭ３２，このデータＲＡＭ３２に書込ま
れた演算数及び被演算数を上記演算処理プログラムに応
じた演算機能を設定して演算処理する演算装置（ＡＬ
Ｕ）３３、上記プログラムＲＯＭ３１，データＲＡＭ３
２，演算装置３３それぞれの動作を制御する制御回路３
４を備えている。

【０００３】この小型電子式計算機において、例えば円
周率に代表される物理定数等を演算数あるいは被演算数
として生成したい場合には、所望の定数に対応する数値
データの各桁をデータＲＡＭ３２に順次代入する命令
を、予め演算プログラムの一部としてプログラムＲＯＭ
３１に記憶させておく必要がある。つまり、この場合、
所望の定数とその生成命令とをプログラムとして記述し
なければならず、プログラムステップ数が長くなる問題
がある。

【０００４】図５はデータＲＯＭを備えた従来の小型電
子式計算機の構成を示すもので、図４における小型電子
式計算機と同様の構成部分については同一の符号を付し
てその説明を省略する。

【０００５】この小型電子式計算機は、プログラムＲＯ
Ｍ３１とは独立して予め必要な定数等が記憶されたデー
タＲＯＭ３５を備えており、演算プログラムに応じて演
算数あるいは被演算数として定数を得たい場合には、上
記データＲＯＭ３５に記憶された所望の定数の読出し命
令のみプログラムとして記述しておけば、目的の定数を
含む演算処理を実行することができ、前記データＲＯＭ
を備えない小型電子式計算機に較べ演算プログラムのス
テップ数が少なく済むことになる。

【０００６】

【発明が解決しようとする課題】しかしながら、前記図
５における従来の小型電子式計算機では、プログラムＲ
ＯＭ３１，データＲＯＭ３５それぞれの記憶容量は、設
計時において予め固定されたものになるので、例えばプ
ログラムＲＯＭ３１に記憶されるプログラム量が少な
く、データＲＯＭ３５に記憶させるデータ量がその容量
以上に多い場合、あるいはその逆に、プログラム量が多
くデータ量が少ない場合等、一方のＲＯＭ容量が余って
も他方のＲＯＭ容量として転用することができず、非効
率な問題がある。

【０００７】また、この小型電子式計算機をＬＳＩとし
て構成した場合、ＲＯＭ／ＲＡＭ等の規則性があるデバ
イス領域が、上記ＲＯＭ領域がさらに分割されることで
チップ面積の増大を招き、コスト高になる問題がある。

【０００８】本発明は上記課題に鑑みなされたもので、
プログラムＲＯＭとデータＲＯＭとを分割して備える必
要なく、ＲＯＭ領域の効率的活用と共に低価格化が可能
になる小型電子式計算機を提供することを目的とする。

【０００９】

【課題を解決するための手段】すなわち、本発明に係わ
る小型電子式計算機は、１つのアドレス指定に基づき所
定ビット数のマイクロ命令またはデータが読出されるＲ
ＯＭと、予め設定されたビット数からなるデータ同士の
演算処理を行なう演算手段と、上記ＲＯＭに対する読出
し指定アドレスを記憶するＲＯＭアドレス記憶手段と、
上記ＲＯＭに対する読出し指定アドレスを順次更新させ
るＲＯＭアドレス更新手段と、上記ＲＯＭから読出され
たマイクロ命令の内容を認識する命令認識手段と、この
命令認識手段により認識されたＲＯＭからのマイクロ命
令がデータ読出し命令である場合、上記ＲＯＭアドレス
更新手段により更新された上記ＲＯＭに対する読出し指
定アドレスを退避させ、上記データ読出し命令により指
示されたデータ読出しアドレスを上記ＲＯＭアドレス記
憶手段に記憶させるアドレス選択手段と、上記ＲＯＭか
ら読出されたデータを保持するＲＯＭデータ保持手段
と、このＲＯＭデータ保持手段に保持された所定ビット
数のデータから上記データ読出し命令により指示された
予め設定されたビット数の被演算データブロックを選択
し上記演算手段に供給するＲＯＭデータ選択取出し手段
とを備えて構成したものである。

【００１０】

【作用】つまり、１つのＲＯＭに対しマイクロ命令及び
定数データ等を共に記憶させ、上記マイクロ命令そのも
のに必要なＲＯＭデータの読出し命令とその読出しアド
レスを含ませ、マイクロ命令対応の所定ビット数にて読
出されたＲＯＭデータから演算可能ビット数の被演算デ
ータが選択的に取出されて演算手段に与えられるので、
上記１つのＲＯＭ内のマイクロ命令と定数データとが区
別して扱えるようになる。

【００１１】

【実施例】以下図面により本発明の一実施例について説
明する。

【００１２】図１は小型電子式計算機の演算制御回路の
構成を示すもので、同図において、１１は各種マイクロ
命令と本計算機での演算処理に予め必要とする物理定数
等の各種データとが共にストアされたＲＯＭであり、こ
のＲＯＭ１１からは、予め記憶された演算処理プログラ
ムに従って、後述するＲＡＭ１２の被演算数Ｂ及び演算
数Ａを記憶しているレジスタのアドレスを指定するＲＡ
Ｍアドレス選択命令、後述する演算装置（ＡＬＵ）１３
の演算機能を指定する演算命令、各データバスを介した
データ転送命令、自己アドレス更新命令、そして、上記
被演算数Ｂあるいは演算数ＡとすべくＲＯＭデータの読
出し命令等、各種インストラクションデータがそれぞれ
出力されると共に、上記ＲＯＭデータの読出し命令に応
じて指定されたＲＯＭデータが出力される。

【００１３】ここで、上記ＲＯＭ１１から出力されるマ
イクロ命令やデータは、出力端子０１〜２４を介して２
４ビットで出力されＲＯＭアドレス制御回路１４に与え
られるもので、この場合、ＲＯＭデータについては、該
２４ビット中に演算可能な４ビットのデータが６データ
含まれて出力される。

【００１４】ＲＯＭアドレス制御回路１４は、ＲＯＭ１
１から与えられたマイクロ命令を取込み、出力端子ＯＵ
Ｔ１〜ＯＵＴ２４から出力する機能、該出力端子ＯＵＴ
１〜ＯＵＴ２４から出力されたマイクロ命令に応じてＲ
ＯＭアドレスＡ０〜Ａ１１を選択する機能、及び上記Ｒ
ＯＭデータ読出し命令に応じてＲＯＭ１１から２４ビッ
トで与えられる６ブロックのデータのうち１ブロック
（４ビット）を選択する機能等を有するもので、上記マ
イクロ命令の取込み／出力機能はタイミング信号ＣＰ
Ｎ，ＣＰＯに応じて制御され、上記ＲＯＭアドレスＡ０
〜Ａ１１の選択機能はタイミング信号ＣＰ１，ＣＰ２，
ＣＰＰＣに応じて制御され、また、上記ＲＯＭデータの
選択機能は４ビットのシステムコモンバスＢＬ０〜ＢＬ
３を介して与えられるＲＯＭデータ読出し開始アドレス
に応じて制御される。

【００１５】そして、上記ＲＯＭアドレス制御回路１４
の出力端子ＯＵＴ１〜ＯＵＴ２４から出力されるマイク
ロ命令は制御回路１５に与えられ、また、上記ＲＯＭデ
ータの選択機能により選択されたＲＯＭデータは上記シ
ステムコモンバスＢＬ０〜ＢＬ３からセレクタ１６及び
演算装置１３を介してＲＡＭ１２に転送される。

【００１６】制御回路１５は、ＲＯＭアドレス制御回路
１４を通して与えられたマイクロ命令の命令コードをデ
コードしてその命令内容を認識し、ＲＡＭ１２に対する
アドレス指定、演算装置１３に対する演算機能の指定、
セレクタ１６に対する転送データの選択指定、ＲＯＭア
ドレス制御回路１４に対するＲＯＭ読出し開始アドレス
の指定及びＲＯＭデータの選択ブロックの指定を行なう
と共に、各種制御タイミング信号を出力するもので、こ
の制御回路１５に対してＲＡＭ１２，演算装置１３，Ｒ
ＯＭアドレス制御回路１４，セレクタ１６がそれぞれ対
応する制御／データバス及びタイミング信号線を介して
接続される。

【００１７】ＲＡＭ１２は、ＲＯＭ１１から与えられた
演算処理プログラムに応じて被演算数Ｂ及び演算数Ａ、
そして、演算結果データを記憶保持するもので、このＲ
ＡＭ１２に保持された被演算数Ｂはセレクタ１６を介し
て演算装置１３に転送され、また、演算数Ａは直接演算
装置１３に転送される。

【００１８】セレクタ１６は、制御回路１５からの転送
データの選択指定信号に応じてＲＡＭ１２から与えられ
たデータまたはＲＯＭアドレス制御回路１４から与えら
れたＲＯＭデータを選択するもので、このセレクタ１６
による選択データは演算装置１３に与えられる。

【００１９】演算装置１３は、上記ＲＡＭ１２及びセレ
クタ１６から与えられた演算数Ａ及び被演算数Ｂを取込
み、上記ＲＯＭ１１からの演算命令に基づく制御回路１
５からの演算指定信号に応じて演算処理するもので、こ
の演算装置１３における演算結果データは、上記ＲＡＭ
１２に対して出力され記憶保持される。

【００２０】ここで、上記演算装置１３に対し、上記セ
レクタ１６を通して与えられたデータが、ＲＯＭアドレ
ス制御回路１４からのＲＯＭデータである場合には、該
ＲＯＭデータはそのままＲＡＭ１２に転送され、被演算
数Ｂあるいは演算数Ａとして記憶保持される。

【００２１】図２は上記小型電子式計算機の演算制御回
路におけるＲＯＭアドレス制御回路１４の内部構成を示
すもので、ＲＯＭ１１から入力端子０１〜０２４に対し
て与えられた２４ビットのマイクロ命令は、制御回路１
５からのシステムクロックＣＰ２に同期したタイミング
信号ＣＰＮ，ＣＰＯにより各レジスタＬ１及びＬ２に共
にラッチされ、出力端子ＯＵＴ１〜ＯＵＴ２４を介して
制御回路１５に出力される。

【００２２】また、ＲＯＭアドレス出力端子Ａ０〜Ａ１
１には、システムクロックＣＰ１に同期したタイミング
信号ＣＰＰＣによりレジスタＬ３にラッチされた１２ビ
ットのアドレスデータが与えられる。

【００２３】上記レジスタＬ３はアドレスソース選択回
路２１に備えられ、システムクロックＣＰ２に応じてタ
イミング信号発生回路２２から出力されるタイミング信
号Ｐ１Ｂ０によりＯＮされるゲートＧ１を介し該システ
ムクロックＣＰ２に同期してカウントアップ回路２３に
て順次カウントアップされるＲＯＭアドレスをラッチす
るか、タイミング信号ＬＡＴＣＨＢＯによりＯＮされる
ゲートＧ２を介しタイミング信号ＣＰＬＡＴＣＨに同期
してレジスタＬ４に保持されたＲＯＭアドレスをラッチ
するか、タイミング信号ＲＯＭＡＤＢＯによりＯＮされ
るゲートＧ３を介しタイミング信号ＣＰＲＯＭに同期し
てレジスタＬ５に保持されたＲＯＭアドレスをラッチす
るもので、ＲＯＭ１１からの通常のマイクロ命令実行時
には、上記カウントアップ回路２３にセットされるＲＯ
ＭアドレスがレジスタＬ３にラッチされ、ＲＯＭデータ
の読出し命令実行時にはレジスタＬ５にセットされたＲ
ＯＭアドレスがレジスタＬ３にラッチされ、該ＲＯＭデ
ータ読出し後の次のマイクロ命令実行時にはレジスタＬ
４にセットされたＲＯＭアドレスがレジスタＬ３にラッ
チされる。

【００２４】一方、ＲＯＭデータの読出し命令実行時に
おいて、制御回路１５からシステムコモンバスＢＬ０〜
ＢＬ３を介して与えられた、２４ビットからなるＲＯＭ
データの１／６ブロック（４ビット）指定データは、タ
イミング信号発生回路２２からのタイミング信号ＣＰＲ
ＯＭＩによりブロック選択回路２４に与えられる。ま
た、上記１／６ブロック指定データに続いてシステムコ
モンバスＢＬ０〜ＢＬ３を介し４ビットずつ３分割で与
えられたＲＯＭデータの読出しアドレスは、タイミング
信号発生回路２２からの３段階のタイミング信号ＣＰＲ
ＯＭＬ→Ｍ→Ｈにより上記レジスタＬ５に順次ラッチさ
れ１２ビットのＲＯＭアドレスになる。このＲＯＭデー
タの読出しアドレスがレジスタＬ３にラッチされ、ＲＯ
Ｍ１１をアクセスすると、これに応じてＲＯＭ１１から
ＲＯＭデータが読出されて上記入力端子０１〜０２４を
介しレジスタＬ１にラッチされる。この２４ビットデー
タのうち演算可能ビット数（４ビット）で６分割された
何ブロック目かが上記ブロック選択回路２４からの１／
６ブロック選択信号Ｄ０〜Ｄ５に応じてゲート回路２５
を介して取出されシステムコモンバスＢＬ０〜ＢＬ３に
出力される。次に、上記構成による小型電子式計算機の
演算制御回路の動作について説明する。図３は上記小型
電子式計算機の演算制御回路の動作を示すタイミングチ
ャートである。

【００２５】すなわち、通常のマイクロ命令実行時にお
いて、制御回路１５からのシステムクロックＣＰ２に同
期したタイミング信号ＣＰＮ及びＣＰＯがＲＯＭアドレ
ス制御回路１４に与えられると、現在アドレス指定され
ているＲＯＭ１１からのマイクロ命令がＲＯＭアドレス
制御回路１４のレジスタＬ１及びＬ２に共にラッチさ
れ、出力端子ＯＵＴ１〜ＯＵＴ２４を介して制御回路１
５に出力される（タイミングＴ１）。すると、制御回路
１５により、マイクロ命令の内容が認識され、その命令
内容に応じた制御が実行される。

【００２６】この際、タイミング信号発生回路２２から
のタイミング信号Ｐ１Ｂ０によりゲートＧ１はＯＮして
いるので、制御回路１５からのシステムクロックＣＰ２
に応じてカウントアップ回路２３にてアップカウントさ
れたＲＯＭアドレス（現実行アドレス＋１）がシステム
クロックＣＰ１に同期したタイミング信号ＣＰＰＣに応
じてレジスタＬ３にラッチされ、ＲＯＭ１１に対する次
の命令読出しアドレスとしてＲＯＭアドレス端子Ａ０〜
Ａ１１に出力される（タイミングＴ２）。

【００２７】つまり、通常のマイクロ命令実行時には、
カウントアップ回路２３にて順次アップカウントされる
ＲＯＭアドレスに応じて新たにマイクロ命令がＲＯＭ１
１から読出され、ＲＯＭアドレス制御回路１４を介しそ
のまま制御回路１５に出力される。

【００２８】そして、例えば図３中３つ目のタイミング
信号ＣＰＮ，ＣＰＯに応じてＲＯＭ１１からＲＯＭアド
レス制御回路１４を介し制御回路１５に与えられたマイ
クロ命令が、ＲＯＭデータ読出しアドレスの指定命令で
ある場合には、このＲＯＭデータ指定命令に基づく４ビ
ットの１／６ブロック指定データ及び３分割された１２
ビットのＲＯＭアドレス指定データが制御部１５からシ
ステムコモンバスＢＬ０〜ＢＬ３を介しＲＯＭアドレス
制御回路１４に与えられる（タイミングＴ３）。

【００２９】ここで、タイミング信号発生回路２２から
タイミング信号ＣＰＲＯＭＩが出力されると、上記シス
テムコモンバスＢＬ０〜ＢＬ３に与えられた１／６ブロ
ック指定データがブロック選択回路２４に取込まれる
（タイミングＴ４）。

【００３０】また、タイミング発生回路２２からタイミ
ング信号ＣＰＲＯＭＬ→ＣＰＲＯＭＭ→ＣＰＲＯＭＨが
順次出力されると、上記１／６ブロック指定データに続
いてシステムコモンバスＢＬ０〜ＢＬ３に４ビットずつ
与えられる１２ビットのＲＯＭアドレス指定データが、
上記３つのタイミング信号に応じて順次取込まれレジス
タＬ５にラッチされる（タイミングＴ５〜Ｔ７）。

【００３１】そして、次のタイミング信号ＣＰＮ，ＣＰ
Ｏに応じてＲＯＭ１１からＲＯＭアドレス制御回路１４
を介し制御回路１５に与えられたマイクロ命令が、ＲＯ
Ｍデータ読出し命令である場合には、まず、タイミング
信号発生回路２２から出力されるタイミング信号ＲＯＭ
ＡＤＢ０に応じてゲートＧ３がＯＮされると共に、タイ
ミング信号Ｐ１Ｂ０の供給が停止され、ゲートＧ１がＯ
ＦＦされる（タイミングＴ８）。

【００３２】そして、制御部１５からのタイミング信号
ＣＰＰＣに応じて、上記レジスタＬ５にラッチされたＲ
ＯＭデータの読出しアドレスが上記ゲートＧ３を介して
レジスタＬ３にラッチされ、また、タイミング信号発生
回路２２からのタイミング信号ＣＰＬＡＴＣＨに応じて
カウントアップ回路２３から得られる次のＲＯＭアドレ
スがレジスタＬ４にラッチされる（タイミングＴ９）。

【００３３】すると、上記レジスタＬ３にラッチされた
ＲＯＭデータの読出しアドレスはＲＯＭアドレス端子Ａ
０〜Ａ１１を介して出力され、ＲＯＭ１１からは上記Ｒ
ＯＭデータ読出しアドレスに対応するＲＯＭデータが読
出されて、ＲＯＭアドレス制御回路１４の入力端子０１
〜０２４に与えられるもので、この入力端子０１〜０２
４に与えられた２４ビットのＲＯＭデータは制御部１５
からのタイミング信号ＣＰＮに応じてレジスタＬ１にラ
ッチされる（タイミングＴ１０）。

【００３４】これにより、上記レジスタＬ１にラッチさ
れた２４ビットのＲＯＭデータの中から被演算データと
なる所望の４ビットデータが、ブロック選択回路２４か
らの１／６ブロック選択信号Ｄ０〜Ｄ５に応じてゲート
回路２５を介して取出されシステムコモンバスＢＬ０〜
ＢＬ３に出力される。

【００３５】このとき、タイミング信号発生回路２２か
ら出力されるタイミング信号ＬＡＴＣＨＢ０に応じてゲ
ートＧ２がＯＮされると共に、タイミング信号ＲＡＭＡ
ＤＢ０の供給が停止され、ゲートＧ３がＯＦＦされる。

【００３６】そして、制御部１５からのタイミング信号
ＣＰＰＣに応じて上記レジスタＬ４にラッチされた次の
ＲＯＭアドレスがレジスタＬ３にラッチされ、ＲＯＭア
ドレス端子Ａ０〜Ａ１１を介してＲＯＭ１１に指定され
る（タイミングＴ１１）。

【００３７】こうして、上記タイミングＴ１０におい
て、ＲＯＭ１１からＲＯＭアドレス制御回路１４を通し
てシステムコモンバスＢＬ０〜ＢＬ３に読出されたＲＯ
Ｍデータは、上記タイミングＴ１１以降において与えら
れる後のマイクロ命令によりセレクタ１６及び演算装置
１３を介してＲＡＭ１２の被演算数Ｂあるいは演算数Ａ
としてセットされ、該被演算数Ｂ及び演算数Ａが共に演
算装置１３に転送されて演算処理プログラムに応じた演
算処理が実行される。

【００３８】したがって、上記構成の小型電子式計算機
の演算制御回路によれば、１つのＲＯＭ１１に対し演算
処理プログラム等のマイクロ命令と共に、該演算処理に
要する物理定数等のデータを記憶させ、このＲＯＭ１１
から２４ビットで読出されたマイクロ命令はＲＯＭアド
レス制御回路１４を通してそのまま制御回路１５に与え
て命令内容を認識させ、制御回路１５にＲＯＭデータの
読出し命令が与えられた場合には、該ＲＯＭデータの読
出しアドレス及び後に読出した２４ビットデータに対す
る被演算データとしての４ビットデータを選択するため
の１／６ブロック指定データがシステムコモンバスＢＬ
０〜ＢＬ３を介してＲＯＭアドレス制御回路１４に与え
られ、ＲＯＭアドレス端子Ａ０〜Ａ１１からのアドレス
指定に応じて読出されたＲＯＭデータは上記被演算デー
タとして取出され上記コモンバスＢＬ０〜ＢＬ３からセ
レクタ１６及び演算装置１３を介してＲＡＭ１２の被演
算数Ｂあるいは演算数Ａとしてセットされるよう構成し
たので、上記１つのＲＯＭ１１内のマイクロ命令と定数
データとが区別して扱えるようになり、ＲＯＭ領域の効
率的活用と共に、ＬＳＩとして構成した場合のチップ面
積の増大を防ぎ、低価格化を実現できる。

【００３９】

【発明の効果】以上のように本発明によれば、１つのア
ドレス指定に基づき所定ビット数のマイクロ命令または
データが読出されるＲＯＭと、予め設定されたビット数
からなるデータ同士の演算処理を行なう演算手段と、上
記ＲＯＭに対する読出し指定アドレスを記憶するＲＯＭ
アドレス記憶手段と、上記ＲＯＭに対する読出し指定ア
ドレスを順次更新させるＲＯＭアドレス更新手段と、上
記ＲＯＭから読出されたマイクロ命令の内容を認識する
命令認識手段と、この命令認識手段により認識されたＲ
ＯＭからのマイクロ命令がデータ読出し命令である場
合、上記ＲＯＭアドレス更新手段により更新された上記
ＲＯＭに対する読出し指定アドレスを退避させ、上記デ
ータ読出し命令により指示されたデータ読出しアドレス
を上記ＲＯＭアドレス記憶手段に記憶させるアドレス選
択手段と、上記ＲＯＭから読出されたデータを保持する
ＲＯＭデータ保持手段と、このＲＯＭデータ保持手段に
保持された所定ビット数のデータから上記データ読出し
命令により指示された予め設定されたビット数の被演算
データブロックを選択し上記演算手段に供給するＲＯＭ
データ選択取出し手段とを備えて構成したので、プログ
ラムＲＯＭとデータＲＯＭとを分割して備える必要な
く、ＲＯＭ領域の効率的活用と共に低価格化が可能にな
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる小型電子式計算機の
演算制御回路の構成を示すブロック図。

【図２】上記小型電子式計算機の演算制御回路における
ＲＯＭアドレス制御回路の内部構成を示すブロック図。

【図３】上記小型電子式計算機の演算制御回路の動作を
示すタイミングチャート。

【図４】データＲＯＭを備えない従来の小型電子式計算
機の構成を示すブロック図。

【図５】データＲＯＭを備えた従来の小型電子式計算機
の構成を示すブロック図。

【符号の説明】

１１…ＲＯＭ、１２…ＲＡＭ、１３…演算装置（ＡＬ
Ｕ）、１４…ＲＯＭアドレス制御回路、１５…制御回
路、１６…セレクタ、２１…アドレスソース選択回路、
２２…タイミング信号発生回路、２３…カウントアップ
回路、２４…ブロック選択回路、２５…ゲート回路、Ｂ
Ｌ０〜ＢＬ３…システムコモンバス、Ｌ１〜Ｌ５…レジ
スタ、Ｇ１〜Ｇ３…ゲート、Ａ０〜Ａ１１…ＲＯＭアド
レス指定端子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 １つのアドレス指定に基づき所定ビット
   数のマイクロ命令またはデータが読出されるＲＯＭと、 予め設定されたビット数からなるデータ同士の演算処理
   を行なう演算手段と、 上記ＲＯＭに対する読出し指定アドレスを記憶するＲＯ
   Ｍアドレス記憶手段と、 上記ＲＯＭに対する読出し指定アドレスを順次更新させ
   るＲＯＭアドレス更新手段と、 上記ＲＯＭから読出されたマイクロ命令の内容を認識す
   る命令認識手段と、 この命令認識手段により認識されたＲＯＭからのマイク
   ロ命令がデータ読出し命令である場合、上記ＲＯＭアド
   レス更新手段により更新された上記ＲＯＭに対する読出
   し指定アドレスを退避させ、上記データ読出し命令によ
   り指示されたデータ読出しアドレスを上記ＲＯＭアドレ
   ス記憶手段に記憶させるアドレス選択手段と、 上記ＲＯＭから読出されたデータを保持するＲＯＭデー
   タ保持手段と、 このＲＯＭデータ保持手段に保持された所定ビット数の
   データから上記データ読出し命令により指示された予め
   設定されたビット数の被演算データブロックを選択し上
   記演算手段に供給するＲＯＭデータ選択取出し手段と、
   を具備したことを特徴とする小型電子式計算機。