JPS58191007A - マスタ−コントロ−ルレジスタ回路 - Google Patents
マスタ−コントロ−ルレジスタ回路Info
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- JPS58191007A JPS58191007A JP7301682A JP7301682A JPS58191007A JP S58191007 A JPS58191007 A JP S58191007A JP 7301682 A JP7301682 A JP 7301682A JP 7301682 A JP7301682 A JP 7301682A JP S58191007 A JPS58191007 A JP S58191007A
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- JP
- Japan
- Prior art keywords
- register
- master control
- instruction
- contents
- sequence
- Prior art date
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- Granted
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/10—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using selector switches
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はプログラマブル・コントローラ（以下、ＰＣ
と表わす）のマスターコントロールレジスタの新規な構
成に関するものである。
と表わす）のマスターコントロールレジスタの新規な構
成に関するものである。
シーケンス制御に用いられるプログラム記憶方式のＰＣ
の中には、効率よいプログラムの作成を可能ならしめる
ため、マスターコントロール機能を備えているものがあ
る。
の中には、効率よいプログラムの作成を可能ならしめる
ため、マスターコントロール機能を備えているものがあ
る。
第１図のシーケンスのラダー図はこのマスターコントロ
ール機能を使用するのに好適な例であり、第５図は第１
図のシーケンスをこのマスターコントロール機能を用い
て組んだプログラムを示す。
ール機能を使用するのに好適な例であり、第５図は第１
図のシーケンスをこのマスターコントロール機能を用い
て組んだプログラムを示す。
マスターコントロール機能とは、第１図のような命令の
シーケンスのラダー図を組むにあたって、マスターコン
トロールセット命令（これハＭｃ Ｓ命令と表わされる
）によりマスターコントロールレジスタを特定の条件を
記憶する状態に七ットシ、これがセットされた後に入力
された命令は特定の条件の下にシーケンスに組み入れら
れるようにし、マスクコントロールリセット命令（これ
はＭＣＲ命令と表わされる）が与えられたときはマスタ
ーコントロールレジスタをリセットするようにする機能
である。これを第１図および第５図により説明する。
シーケンスのラダー図を組むにあたって、マスターコン
トロールセット命令（これハＭｃ Ｓ命令と表わされる
）によりマスターコントロールレジスタを特定の条件を
記憶する状態に七ットシ、これがセットされた後に入力
された命令は特定の条件の下にシーケンスに組み入れら
れるようにし、マスクコントロールリセット命令（これ
はＭＣＲ命令と表わされる）が与えられたときはマスタ
ーコントロールレジスタをリセットするようにする機能
である。これを第１図および第５図により説明する。
第１図において０．０ 、０．１ 、０．３等の記号で
示されているものは常開接点をもつリレーの機能を有す
る要素を示し、０．２ 、２．３等の記号で示されてい
るものは常閉接点をもつリレーの機能を有する要素を示
し、８．１ 、９．０等の記号で示されているものは補
助リレー、表示器、タイマーその他任意の出力要素を示
す。
示されているものは常開接点をもつリレーの機能を有す
る要素を示し、０．２ 、２．３等の記号で示されてい
るものは常閉接点をもつリレーの機能を有する要素を示
し、８．１ 、９．０等の記号で示されているものは補
助リレー、表示器、タイマーその他任意の出力要素を示
す。
第５図の命令の種類を表わす欄中、記号Ｒは常開接点を
もつリレーの機能を有する要素の場合の論理の始まシま
たは演算結果の中間記憶を意味する命令語を表わし、Ａ
は論理積を意味する命令語を表わし、Ｏは論理和を意味
する命令語を表わし、ＡＮは否定の論理積を意味する命
令語を表わし、Ｗは出力要素を意味する命令語を表わし
、ＲＮは常閉接点をもつリレーの機能を有する要素の場
合の論理の始まりまたは演算結果の中間記憶を意味する
命令語を表わす。なお、ＭＣ８およびＭＣＲ６はそれぞ
れマスターコントロールセットおよびマスターコントロ
ールリセットの命令語を表わすことは先に述べた。これ
らの命令を与えるだめのキー等の操作素子はシーケンス
コントローラツバネル（図示せず）に設けられており、
オペレータはこれらのキーを操作しながらプログラムを
組むのである。すなわち、第１図のシーケンスの場合は
、第５図から理解されるように、オペレータがキーをＲ
，０，０、Ａ、 ０．１．０ 、０．３ 、ＡＮＩ ０
．２ （７）順に操作していけば第１図でＡ点までプロ
グラムが組まれる。Ａ点では、プログラムに分゛岐が存
在する。
もつリレーの機能を有する要素の場合の論理の始まシま
たは演算結果の中間記憶を意味する命令語を表わし、Ａ
は論理積を意味する命令語を表わし、Ｏは論理和を意味
する命令語を表わし、ＡＮは否定の論理積を意味する命
令語を表わし、Ｗは出力要素を意味する命令語を表わし
、ＲＮは常閉接点をもつリレーの機能を有する要素の場
合の論理の始まりまたは演算結果の中間記憶を意味する
命令語を表わす。なお、ＭＣ８およびＭＣＲ６はそれぞ
れマスターコントロールセットおよびマスターコントロ
ールリセットの命令語を表わすことは先に述べた。これ
らの命令を与えるだめのキー等の操作素子はシーケンス
コントローラツバネル（図示せず）に設けられており、
オペレータはこれらのキーを操作しながらプログラムを
組むのである。すなわち、第１図のシーケンスの場合は
、第５図から理解されるように、オペレータがキーをＲ
，０，０、Ａ、 ０．１．０ 、０．３ 、ＡＮＩ ０
．２ （７）順に操作していけば第１図でＡ点までプロ
グラムが組まれる。Ａ点では、プログラムに分゛岐が存
在する。
そこで、オペレータはキーＭＣ８によりマスタコントロ
ールセット命令を与え、分岐点からのプログラミングで
あるとの条件を与えた上でキーＲ１０４を操作するとＢ
点に達する。Ｂ点でもプログラムに分岐が存在する。そ
こで再びキーＭＣ８によりマスターコントロールセット
命令を与える。
ールセット命令を与え、分岐点からのプログラミングで
あるとの条件を与えた上でキーＲ１０４を操作するとＢ
点に達する。Ｂ点でもプログラムに分岐が存在する。そ
こで再びキーＭＣ８によりマスターコントロールセット
命令を与える。
キーＭＣ８を操作した後に、論理の始まりを意味するキ
ーＲ１キー１．０１そして出力要素を意味するキーＷお
よびキー８１を操作すると０点に達する。このようにマ
スターコントロールセット命令を与えた条件下でキーＲ
を操作するとプログラムはＢ点に戻る。マスターコント
ロールセット命令はそのような条件を与えるようにマス
ターコントロールレジスタをセットするのである。以後
操作が進んでキ゛−８，６を操作した後にキーＭＣＲを
操作するとプログラムは最初の点まで戻る（これに関し
ては後述する）。そこでキーＲ，０，０、Ａ。
ーＲ１キー１．０１そして出力要素を意味するキーＷお
よびキー８１を操作すると０点に達する。このようにマ
スターコントロールセット命令を与えた条件下でキーＲ
を操作するとプログラムはＢ点に戻る。マスターコント
ロールセット命令はそのような条件を与えるようにマス
ターコントロールレジスタをセットするのである。以後
操作が進んでキ゛−８，６を操作した後にキーＭＣＲを
操作するとプログラムは最初の点まで戻る（これに関し
ては後述する）。そこでキーＲ，０，０、Ａ。
０．１．０ 、０．３ 、ＡＮ、 ０．２を操作すると
再びＡ点に戻り以後第５図に示したようにして最後のキ
ー操作であるキーＭＣＲの操作に至る。
再びＡ点に戻り以後第５図に示したようにして最後のキ
ー操作であるキーＭＣＲの操作に至る。
マスターコントロール機能を有する場合には、上記のよ
うにして効率よくプログラムを組むことができ、この機
能をもたないコントローラに比べてプログラムステップ
数が少なくて済む。
うにして効率よくプログラムを組むことができ、この機
能をもたないコントローラに比べてプログラムステップ
数が少なくて済む。
しかしながら、第５図の場合でも、ステップ２２から２
７４でかステップ０から５までと同じであることに気が
つく。すなわち、第１図のようなシーケンス図をプログ
ラムする場合、いったんＭＣＲ命令でマスターコントロ
ール・レジスタのリセットを行なった場合は、さらに同
じ条件のインタロックを取りたい場合でも、もう一度頭
からマスターコントロールレジスタの条件をプログラム
する必要がある。
７４でかステップ０から５までと同じであることに気が
つく。すなわち、第１図のようなシーケンス図をプログ
ラムする場合、いったんＭＣＲ命令でマスターコントロ
ール・レジスタのリセットを行なった場合は、さらに同
じ条件のインタロックを取りたい場合でも、もう一度頭
からマスターコントロールレジスタの条件をプログラム
する必要がある。
その理由は、従来のマスターコントロールレジスタ回路
が第３図のような構成を有していたからである。
が第３図のような構成を有していたからである。
第３図において、１はマスターコントロールレジスタと
して使用されるフリップフロップ、３゜４．６は論理ゲ
ート、２は命令語に従った演算を行う演算器、５は演算
結果を格納するレジスタ（フリップフロップ）である。
して使用されるフリップフロップ、３゜４．６は論理ゲ
ート、２は命令語に従った演算を行う演算器、５は演算
結果を格納するレジスタ（フリップフロップ）である。
電源投入直後或いはＭＣＲ命令実行時にマスターコント
ロールレジスタ１は信号Ｈによってリセットされる。各
命令語で番号を指定された入力情報Ａは、演算器２内に
おいて、それまでの演算結果信号であるレジスタ５の信
号Ｅとの間で論理演算が行なわれ、アンドゲート４に入
る。この信号はマスターコントロールレジスタ１の情報
である信号Ｃとアンドゲート４で論理積処理された後、
信号Ｇによって演算結果格納レジスタ５にラッチされる
０インタロツクの条件をレジスタ１にセットする場合、
或いは内容を更新する場合はレジスタ５に格納された情
報がＭＣ８命令実行時に発生する信号Ｆによってレジス
タ１にラッチされる。
ロールレジスタ１は信号Ｈによってリセットされる。各
命令語で番号を指定された入力情報Ａは、演算器２内に
おいて、それまでの演算結果信号であるレジスタ５の信
号Ｅとの間で論理演算が行なわれ、アンドゲート４に入
る。この信号はマスターコントロールレジスタ１の情報
である信号Ｃとアンドゲート４で論理積処理された後、
信号Ｇによって演算結果格納レジスタ５にラッチされる
０インタロツクの条件をレジスタ１にセットする場合、
或いは内容を更新する場合はレジスタ５に格納された情
報がＭＣ８命令実行時に発生する信号Ｆによってレジス
タ１にラッチされる。
例えば第５図に示すプログラムを実行する場合、最初は
マスクコントロールレジスタ１および演算結果格納レジ
スタ５の内容はＯであるので信号Ｃは「１」、信号Ｅは
「Ｏ」である。そして入力情報Ａとして接点０．０の状
態が演算器２に入力されると接点０．０が「１」（オン
）の場合には論理ゲート４を介してレジスタ５に「１」
がセットされる。次に入力情報Ａとして接点０．１の状
態が演算器２に入力されると、接点０．１の状態が「１
」（オン）の場合にはレジスタ５のｒｌＪとでアンド条
件が成立し、信号Ｂが「１」となるので再びレジスタ５
には「１」がセットされる。次に入力情報Ａとして接点
０２の状態が演算器２に入力されたとしても論理和命令
であるためレジスタ５には再び「１」がセットされる。
マスクコントロールレジスタ１および演算結果格納レジ
スタ５の内容はＯであるので信号Ｃは「１」、信号Ｅは
「Ｏ」である。そして入力情報Ａとして接点０．０の状
態が演算器２に入力されると接点０．０が「１」（オン
）の場合には論理ゲート４を介してレジスタ５に「１」
がセットされる。次に入力情報Ａとして接点０．１の状
態が演算器２に入力されると、接点０．１の状態が「１
」（オン）の場合にはレジスタ５のｒｌＪとでアンド条
件が成立し、信号Ｂが「１」となるので再びレジスタ５
には「１」がセットされる。次に入力情報Ａとして接点
０２の状態が演算器２に入力されたとしても論理和命令
であるためレジスタ５には再び「１」がセットされる。
入力情報Ａとして接点０．３の状態が演算器２に入力さ
れた場合、接点０３の状態が「０」の場合にはレジスタ
５に「１」がセットされ、接点０．３の状態が「１」の
場合にはレジスタ５に「０」がセットされる。次にＭＣ
８命令により信号Ｆが加えられレジスタ５の内容が反転
されてレジスタ１にセットされる。もし、レジスタ５の
内容が「１」の場合にはし″ラスタ１には「０」がセッ
トされるため信号Ｃは「１」のままであり、以下のプロ
グラムの実行が有効となる。これに対しルジスタ５の内
容が「０」の場合にはレジスタ１には「１」がセットさ
れるため、信号ＣはＯとなり論理ゲート４の信号りは信
号Ｂの状態にかかわらず「０」であり、レジスタ５は「
０」にセットされたままである。すなわち、レジスタ１
に「１」がセットされている場合にはそれまでの条件が
不成立であるので以下の状態にかかわらずレジスタ５を
「０」にセットしておくのである。しかし、このレジス
タ１は次段のＭＣ３命令により状態が書き換えられてし
まい、また、ＭＣＲ命令によってリセットされてしまう
。このようにしてマスターコントロールレジスタ１はＭ
Ｃ８命令で書換えられたりＭＣＲ命令でリセットされて
しまうので、同じ条件のインターロックを取りたい場合
でも、もう一度最初からマスターコントロールレジスタ
の条件をプログラムする必要があったのである。そして
、これを避けるためには、シーケンスを第２図のように
新たに補助リレー２０．０を使用したシーケンスに書き
換えて第６図のようなプログラムを作成する必要があっ
た。
れた場合、接点０３の状態が「０」の場合にはレジスタ
５に「１」がセットされ、接点０．３の状態が「１」の
場合にはレジスタ５に「０」がセットされる。次にＭＣ
８命令により信号Ｆが加えられレジスタ５の内容が反転
されてレジスタ１にセットされる。もし、レジスタ５の
内容が「１」の場合にはし″ラスタ１には「０」がセッ
トされるため信号Ｃは「１」のままであり、以下のプロ
グラムの実行が有効となる。これに対しルジスタ５の内
容が「０」の場合にはレジスタ１には「１」がセットさ
れるため、信号ＣはＯとなり論理ゲート４の信号りは信
号Ｂの状態にかかわらず「０」であり、レジスタ５は「
０」にセットされたままである。すなわち、レジスタ１
に「１」がセットされている場合にはそれまでの条件が
不成立であるので以下の状態にかかわらずレジスタ５を
「０」にセットしておくのである。しかし、このレジス
タ１は次段のＭＣ３命令により状態が書き換えられてし
まい、また、ＭＣＲ命令によってリセットされてしまう
。このようにしてマスターコントロールレジスタ１はＭ
Ｃ８命令で書換えられたりＭＣＲ命令でリセットされて
しまうので、同じ条件のインターロックを取りたい場合
でも、もう一度最初からマスターコントロールレジスタ
の条件をプログラムする必要があったのである。そして
、これを避けるためには、シーケンスを第２図のように
新たに補助リレー２０．０を使用したシーケンスに書き
換えて第６図のようなプログラムを作成する必要があっ
た。
この発明の目的は、マスターコント、ロールリセット（
ＭＣＲ）命令でマスターコントロールレジスタが一括し
てリセットされるのではなくして、直前のマスターコン
トロールセット（ＭＣ８）命令の条件のみリセットされ
、シーケンスプログラムを効率的に行なえるようなプロ
グラマブルシーケンスコントローラのマスターコ／トロ
ールレジスタ回路を提供することにある０ この発明においては、マスターコントロールレジスタヲ
各マスターコントロールセット（ＭＣ８）命令ごとに順
次新しい条件を入力されるシフトレジスタで構成し、こ
のシフトレジスタの各段からの出力が一緒になって演算
器から演算結果格納レジスタへの演算結果の転送を制御
するようにし、各マスターコントロールリセット（ＭＣ
Ｒ）命令ハ直前のマスターコントロールセット（ＭＣ８
）命令の条件のみをリセットするようにしている０第４
図はこの発明の実施例を示す。
ＭＣＲ）命令でマスターコントロールレジスタが一括し
てリセットされるのではなくして、直前のマスターコン
トロールセット（ＭＣ８）命令の条件のみリセットされ
、シーケンスプログラムを効率的に行なえるようなプロ
グラマブルシーケンスコントローラのマスターコ／トロ
ールレジスタ回路を提供することにある０ この発明においては、マスターコントロールレジスタヲ
各マスターコントロールセット（ＭＣ８）命令ごとに順
次新しい条件を入力されるシフトレジスタで構成し、こ
のシフトレジスタの各段からの出力が一緒になって演算
器から演算結果格納レジスタへの演算結果の転送を制御
するようにし、各マスターコントロールリセット（ＭＣ
Ｒ）命令ハ直前のマスターコントロールセット（ＭＣ８
）命令の条件のみをリセットするようにしている０第４
図はこの発明の実施例を示す。
１１はシフトレジスタを使用したマスターコントロール
レジスタで、このレジスタ１１のそれぞれの段から取り
出された出力群はインバータゲート群１３を通してアン
ドゲート１４に入る。一方、入力情報Ａは演算器１２に
より演算結果格納レジスタ１５の内容Ｅと論理演算され
、マスターコントロールレジスタ１１の出力群の論理積
信号である信号Ｃとアンドゲート１７で論理積処理され
、演算結果格納レジスタ１５にラッチされる。さらにこ
の内容Ｅはインバータゲート１６を介してマスターコン
トロールレジスタ１１の最下段のビット位置に接続され
る。
レジスタで、このレジスタ１１のそれぞれの段から取り
出された出力群はインバータゲート群１３を通してアン
ドゲート１４に入る。一方、入力情報Ａは演算器１２に
より演算結果格納レジスタ１５の内容Ｅと論理演算され
、マスターコントロールレジスタ１１の出力群の論理積
信号である信号Ｃとアンドゲート１７で論理積処理され
、演算結果格納レジスタ１５にラッチされる。さらにこ
の内容Ｅはインバータゲート１６を介してマスターコン
トロールレジスタ１１の最下段のビット位置に接続され
る。
このような構成において、マスターコントロールレジス
タ１１の全ビットは電源投入直後或いは「マスターコン
トロールレジスタの全ビットのクリア命令」（これをＣ
ＬＲＭ命令と称する）によってリセットされる。このマ
スターコントロールレジスタの全ビットはアンドゲート
１４によって論理積をとられるので、これらのビットの
うち少なくとも１つの論理値″１”があった場合アンド
ゲート１４の出力信号である信号Ｃは論理値”０”とな
る。一方、入力情報Ａは演算器１２によりそれまでの演
算結果信号である信号Ｅ、！＝論理演算処理され、アン
ドゲート１７を介してレジスタ１５にラッチされる。
タ１１の全ビットは電源投入直後或いは「マスターコン
トロールレジスタの全ビットのクリア命令」（これをＣ
ＬＲＭ命令と称する）によってリセットされる。このマ
スターコントロールレジスタの全ビットはアンドゲート
１４によって論理積をとられるので、これらのビットの
うち少なくとも１つの論理値″１”があった場合アンド
ゲート１４の出力信号である信号Ｃは論理値”０”とな
る。一方、入力情報Ａは演算器１２によりそれまでの演
算結果信号である信号Ｅ、！＝論理演算処理され、アン
ドゲート１７を介してレジスタ１５にラッチされる。
ＭＣ８命令実行時はレジスタ１５の出力信号Ｅはインバ
ータゲート１６を介してレジスタ１１の最下段にラッチ
され、以下図のように上方に１ビツトずつマスクコント
ロールレジスタの内容がシフトする。、また、ＭＣＲ命
令では図示したようにレジスタ１１の最上段位置に論理
値″′０”が入り、以下層に下方に１ビツトずつシフト
する０このような構造をもつマスターコントロールレき
換える必要はなく、第７図のように効率よくプログラム
できる。すなわち、第７図では、ステップ４，６．１４
のＭＣ８命令により分岐点Ａ、Ｂ、Ｄの状態がレジスタ
１１の下から３段目、２段目、１段目にそれぞれ記憶さ
れる。もし、分岐点Ａの状態が「０」であればレジスタ
１１には「１」が書込まれるため、信号Ｃは「０」とな
りレジスタ５はｒＯＪにセットされたままである。した
がって分岐点Ｂ、Ｄの状態も「０」゛でアシ、レジスタ
１１の下３段には「１」が書込まれる。これに対して分
岐点Ａ、Ｈの状態は「１」であるが、接点１．３がｒＯ
Ｊ＠フ）であるため分岐点りの状態のみが「０」である
とすると、レジスタ１１の最下段のみが「１」となる。
ータゲート１６を介してレジスタ１１の最下段にラッチ
され、以下図のように上方に１ビツトずつマスクコント
ロールレジスタの内容がシフトする。、また、ＭＣＲ命
令では図示したようにレジスタ１１の最上段位置に論理
値″′０”が入り、以下層に下方に１ビツトずつシフト
する０このような構造をもつマスターコントロールレき
換える必要はなく、第７図のように効率よくプログラム
できる。すなわち、第７図では、ステップ４，６．１４
のＭＣ８命令により分岐点Ａ、Ｂ、Ｄの状態がレジスタ
１１の下から３段目、２段目、１段目にそれぞれ記憶さ
れる。もし、分岐点Ａの状態が「０」であればレジスタ
１１には「１」が書込まれるため、信号Ｃは「０」とな
りレジスタ５はｒＯＪにセットされたままである。した
がって分岐点Ｂ、Ｄの状態も「０」゛でアシ、レジスタ
１１の下３段には「１」が書込まれる。これに対して分
岐点Ａ、Ｈの状態は「１」であるが、接点１．３がｒＯ
Ｊ＠フ）であるため分岐点りの状態のみが「０」である
とすると、レジスタ１１の最下段のみが「１」となる。
そしてステップ２１０ＭＣＲ命令によシレジスタ１１が
シフトされて最下段「１」がなくなると分岐点Ａ、Ｂの
状態に基づいてそれ以後のステップによる制御が行なわ
れる。同様にステップ２５のＭＣＲ命令によシレジスタ
１１の最下段に記憶されている分岐点Ｂの状態がシフト
されてなくなり、ステップ２６からは分岐点Ａの状態に
のみ基づいてプログラムが実行される。
シフトされて最下段「１」がなくなると分岐点Ａ、Ｂの
状態に基づいてそれ以後のステップによる制御が行なわ
れる。同様にステップ２５のＭＣＲ命令によシレジスタ
１１の最下段に記憶されている分岐点Ｂの状態がシフト
されてなくなり、ステップ２６からは分岐点Ａの状態に
のみ基づいてプログラムが実行される。
ｔた、第４図のマスターコントロールレジスタ回路は、
前述したよりなＣＬＲＭ命令を使用すればマスターコン
トローにレジスタ１１の内容が一括してリセットされる
ため、第３図のようなマスターコントロールレジスタと
しても簡単に使用できる。
前述したよりなＣＬＲＭ命令を使用すればマスターコン
トローにレジスタ１１の内容が一括してリセットされる
ため、第３図のようなマスターコントロールレジスタと
しても簡単に使用できる。
なお、第４図のようなマスターコｙ、’）ロールレジス
タ回路はハードウェアによる論理構成でも、マイクロ・
セントラル・プロセシング曇ユニットを用いたインタプ
リタ方式にても実現することができる。
タ回路はハードウェアによる論理構成でも、マイクロ・
セントラル・プロセシング曇ユニットを用いたインタプ
リタ方式にても実現することができる。
以上の説明から理解されるように、この発明によれば、
プログラマブルコントローラに備わっている一機能であ
るマスターコントロール機能を多段構成のシフトレジス
タで与えるようにしたため、インタロック条件が複雑で
しかも数段の条件を必要とするようなシーケンスを効率
よく、そして新たに補助リレーを使用する等のシーケン
スの書換えを必要とすることなく、プログラムすること
ができる。
プログラマブルコントローラに備わっている一機能であ
るマスターコントロール機能を多段構成のシフトレジス
タで与えるようにしたため、インタロック条件が複雑で
しかも数段の条件を必要とするようなシーケンスを効率
よく、そして新たに補助リレーを使用する等のシーケン
スの書換えを必要とすることなく、プログラムすること
ができる。
第１図はマスターコントロール機能を使用するのに適し
たシーケンスの例を示す図、第２図は同じ条件のインタ
ーロックのためにマスターコントロールレジスタの条件
を再度最初からプログラムする必要を除去するように第
１図のシーケンスを変更したものを示す図、第３図は従
来のマスターコントロールレジスタ回路を示す図、第４
図はこの発明の実施例を示す図、第５図は第３図のマス
ターコントロールレジスタ回路を用いるプログラマブル
シーケンスコントローラで第１図のシーケンスをプログ
ラムする場合の命令の与え方を示す図、第６図は第５図
の場合と同じシーケンスコントローラで第２図のシーケ
ンスをプログラムする場合の命令の与え方を示す図、第
７図は第４図のようなこの発明に従うマスターコントロ
ールレジスタ回路を用いるプログラマプルシーケンスコ
ントローラで第１図のシーケンスをプログラムする場合
の命令の与え方を示す図である。 １１：シフトレジスタ １２：演算器１３：インバ
ータゲート １４：アンドゲート１５：演算結果格納
レジスタ １６：インバータゲート １７：アンドゲート特許出
願人 富士電機製造株式会社 阜／図 襄２図 阜３１Ｅ ６ 襄４図 ６ 享５図 纂６ 図 ザ ４ 、 イ舗ｉ ヲ串５ ° ノ警ト
ｏＲθ、０ ０ＲＯ。 ／ＡＯ，Ｉ ／ＡＯ・２０
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たシーケンスの例を示す図、第２図は同じ条件のインタ
ーロックのためにマスターコントロールレジスタの条件
を再度最初からプログラムする必要を除去するように第
１図のシーケンスを変更したものを示す図、第３図は従
来のマスターコントロールレジスタ回路を示す図、第４
図はこの発明の実施例を示す図、第５図は第３図のマス
ターコントロールレジスタ回路を用いるプログラマブル
シーケンスコントローラで第１図のシーケンスをプログ
ラムする場合の命令の与え方を示す図、第６図は第５図
の場合と同じシーケンスコントローラで第２図のシーケ
ンスをプログラムする場合の命令の与え方を示す図、第
７図は第４図のようなこの発明に従うマスターコントロ
ールレジスタ回路を用いるプログラマプルシーケンスコ
ントローラで第１図のシーケンスをプログラムする場合
の命令の与え方を示す図である。 １１：シフトレジスタ １２：演算器１３：インバ
ータゲート １４：アンドゲート１５：演算結果格納
レジスタ １６：インバータゲート １７：アンドゲート特許出
願人 富士電機製造株式会社 阜／図 襄２図 阜３１Ｅ ６ 襄４図 ６ 享５図 纂６ 図 ザ ４ 、 イ舗ｉ ヲ串５ ° ノ警ト
ｏＲθ、０ ０ＲＯ。 ／ＡＯ，Ｉ ／ＡＯ・２０
θ！３ ２００・３ ４Ｎ （１２
３ＡＱ Ｏ１ ４ｗ ５Ｉ？ θ１４５ ６ ６Ｅ’０゜’Ｉｆ
；’／、０ ７ｏｗ ｒ
ａｅ−ｔ、−＋９２／、／
ＱＷ８゜ｖｖ １１．２
ｔｏ Ｒｔ。 ／／Ｒ１２／／’Ｎ θ、； ｒ？ ｗ ８．３ ｔ２
Ｒ／、；／３ Ｒ／、３ ｔ
３ ｗ ａ。 ／４ ７４−ｆ ／、−１
５Ｐ １５／６ Ｗ
８４ ／６−Ｒ／、＜’７ＰＩ５
ｉ７ｗ θ、−１／ａ’ｗ
Ｒｔ、−ｔＱ Ｒ／＝６
／Ｑ Ｗ ａ＝２θ ｖＩ／８．
６ ２０ ｌ、＝２／
２／ Ｖｖ
θ・（２２Ｆ０．０ ２２２３
０、ｔ ２３Ｒ２４ｔ）
０．３ ２４−？５ ＡＮ ０２
２５尺−０１−。 ２６ ２６Ａ２．ｃ。 ＲＯ，４Ａ ２／ Ａ １ｖ Ｙ
ｂ２ＱＡ ２／ −Ｒ−２，２３
０ｗ ９ｏ ：ｊＯｏ
２４３／Ｒ２，２！１ ２．こ ３２ ０ ２．４ Ｂ２ ０
２．５３３ ＲＮ ｉ’、３ ３３
−ＩＩ！−−秦７Ｕ！Ｊ
Claims (1)
- １）ラダー図等に基づくプログラムによる演算結果を一
時的に格納する演算結果格納レジスタと、該演算結果格
納レジスタの内容と次の命令による入力情報とを演算す
る演算器と、シフトレジスタにて構成され、マスクコン
トロールセット命令が加えられる毎に、その時点の前記
演算結果格納レジスタの内容を順次シフトさせて記憶し
、マスターコントロールリセット命令が加えられる毎に
記憶されている前記演算結果格納レジスタの内容を記憶
時とは反対にシフトさせて消去していくマスタコントロ
ールレジスタと、該マスクコントロールレジスタの全ビ
ットの内容に基づいて前記演算器の演算結果の前記演算
結果格納レジスタベの格納を制御する論理制御回路とか
らなることを特徴とするマスクコントロールレジスタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7301682A JPS58191007A (ja) | 1982-04-30 | 1982-04-30 | マスタ−コントロ−ルレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7301682A JPS58191007A (ja) | 1982-04-30 | 1982-04-30 | マスタ−コントロ−ルレジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58191007A true JPS58191007A (ja) | 1983-11-08 |
| JPS6337403B2 JPS6337403B2 (ja) | 1988-07-25 |
Family
ID=13506114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7301682A Granted JPS58191007A (ja) | 1982-04-30 | 1982-04-30 | マスタ−コントロ−ルレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191007A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS638803A (ja) * | 1986-06-27 | 1988-01-14 | Koyo Denshi Kogyo Kk | プログラマブル・コントロ−ラ |
| JPH041806A (ja) * | 1990-04-19 | 1992-01-07 | Mitsubishi Electric Corp | プログラマブルコントローラ |
| US10492769B2 (en) | 2013-11-27 | 2019-12-03 | Medrobotics Corporation | Oral retraction devices and methods |
-
1982
- 1982-04-30 JP JP7301682A patent/JPS58191007A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS638803A (ja) * | 1986-06-27 | 1988-01-14 | Koyo Denshi Kogyo Kk | プログラマブル・コントロ−ラ |
| JPH041806A (ja) * | 1990-04-19 | 1992-01-07 | Mitsubishi Electric Corp | プログラマブルコントローラ |
| US10492769B2 (en) | 2013-11-27 | 2019-12-03 | Medrobotics Corporation | Oral retraction devices and methods |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337403B2 (ja) | 1988-07-25 |
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