JPH0119167B2 - - Google Patents
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- JPH0119167B2 JPH0119167B2 JP57022828A JP2282882A JPH0119167B2 JP H0119167 B2 JPH0119167 B2 JP H0119167B2 JP 57022828 A JP57022828 A JP 57022828A JP 2282882 A JP2282882 A JP 2282882A JP H0119167 B2 JPH0119167 B2 JP H0119167B2
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- JP
- Japan
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- branch
- accumulator
- symbol
- instruction
- stack
- Prior art date
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- 239000000284 extract Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 description 8
- 101710102686 Dual function macrocyclase-peptidase POPB Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000003252 repetitive effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/056—Programming the PLC
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13083—Jumps
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Description
この発明は、プログラマブルシーケンスコント
ローラ（以下PCと称する）に係り、特にリレー
シーケンス回路図のイメージでシーケンスプログ
ラムの制御を可能とするプログラマブルシーケン
スコントローラに関する。 一般に、シーケンス制御は、リレー素子を組合
せてリレー回路を作成し、このリレー回路に論理
的判断を行うよう構成すると共に全体としてシー
ケンシヤルな反復動作を行うよう構成したもので
ある。今日、前記シーケンス制御におけるリレー
回路の論理的判断を行う演算処理にはコンピユー
タを利用したプログラマブルな手段によつて行つ
ている。従つて、このようなシーケンス制御を行
う装置をPCと称している。 従来、この種のPCにおける制御方式としては、
ブール代数をポーランド表記法により変換し、リ
レー回路の実行順序を制御する方式と、ジヤンプ
命令によつて１つのリレーシーケンス回路を制御
する方式とが採用されている。ブール代数を利用
する制御方式は、例えば第１図および第２図に示
すリレーラダー回路を、それぞれ次式で表示して
制御を行う。 X1・（X2・X3＋X5・ （X6・X7＋X8・X9））・X4＝Y1 …(1) X1・（X2・X3＋X5・X6）・X4＝Y2 …(2) 前記式(1)、(2)から明らかなように、ブール代数
を利用する制御方式では、リレーコイル部分が同
一の形態となつているにも拘らず、演算が異なつ
ている。すなわち、第１図に示すリレーラダー回
路においてはリレー接点Ｘ９の後の論理記号は
「))」であり、また第２図に示すリレーラダー回
路においてはリレー接点Ｘ６の後の論理記号は
「）」である。このため、このようなリレーラダー
回路のプログラミングを行う場合、リレーシーケ
ンス回路図と命令語とが１対１の適正な形で対応
がとれず、シンボルが複雑化して命令語への対応
が煩雑となり、プログラミングの作業も複雑化す
る。 そこで、本発明者は、前述した従来のPCにお
けるリレーシーケンス回路のプログラミングの問
題点を克服すべく種々検討を重ねた結果、所要の
リレーラダー回路を構成する接点、分岐および出
力の各命令を表わすシンボルにつき、分岐開始命
令を接点命令と組合せてプログラム処理可能と
し、また分岐終了命令はこれを単独で取扱つて論
理的判断を行う演算処理を行うよう構成すること
により、リレーシーケンス回路図と命令語とが１
対１の形で対応しプログラミングの作業が簡略化
し、PCの利用を効率化することができることを
突き止めた。 従つて、本発明の目的は、リレーシーケンス回
路図と命令語とをそれぞれ対応させ、分岐シンボ
ルと接点シンボルとを一体的に組合せることによ
つて分岐シンボルによるシーケンスプログラムの
制御を可能にし、プログラミング作業の容易化を
図ることができるプログラマブルシーケンスコン
トローラを提供するにある。 前記の目的を達成するため、本発明において
は、シーケンスプログラムを記憶したメモリから
所要のシーケンスプログラムを読み出して入出力
要素の演算制御を行うよう構成したプログラマブ
ルシーケンスコントローラにおいて、 シーケンスプログラムをＩ／モジユールイン
タフエースとの間で転送し入出力モジユールを制
御するCPUユニツトに、シーケンスプログラム
のアドレス指定された入出力点のオン・オフ状態
を書き込むアキユムレータと、リレーラダー回路
を表示する分岐開始シンボルのコードと共に前記
アキユムレータに書き込まれた中間結果を書き込
むプツシユダウンスタツクとを設け、 前記プツシユダウンスタツクは分岐開始命令と
接点命令とを一体化した分岐開始シンボルのコー
ドを保存するビツト部と、アキユムレータの中間
結果を保存するビツト部とから構成し、 所定の分岐終了命令からなる分岐終了シンボル
に対してプツシユダウンスタツクの最下位に書き
込まれた中間結果を取り出してこれとアキユムレ
ータの内容との論理演算を行い、その結果をアキ
ユムレータに書き込むよう構成することを特徴と
する。 次に、本発明に係る分岐シンボルによる制御可
能なプログラマブルシーケンスコントローラPC
の実施例につき、添付図面を参照しながら以下詳
細に説明する。 第３図は、本発明PCにおけるリレーラダー回
路の表示態様を示したものである。すなわち、縦
方向と横方向とをそれぞれ所定寸法に分割して格
子目を設定し、左右端の縦線をコモン線とする。
そして、前記格子目を形成する横の点線間には接
点および出力コイルのシンボルを書き込み、格子
目を形成する縦の点線間にはリレー回路の分岐シ
ンボルを書き込むよう構成する。 次に、本発明において、前記表示態様で表示す
る接点、出力、分岐等の命令を表わすシンボル
は、次の11種類を基本的に使用するものとする。 ａ 接点命令および出力命令 ｂ 分岐＋接点命令 ｃ 分岐命令
ローラ（以下PCと称する）に係り、特にリレー
シーケンス回路図のイメージでシーケンスプログ
ラムの制御を可能とするプログラマブルシーケン
スコントローラに関する。 一般に、シーケンス制御は、リレー素子を組合
せてリレー回路を作成し、このリレー回路に論理
的判断を行うよう構成すると共に全体としてシー
ケンシヤルな反復動作を行うよう構成したもので
ある。今日、前記シーケンス制御におけるリレー
回路の論理的判断を行う演算処理にはコンピユー
タを利用したプログラマブルな手段によつて行つ
ている。従つて、このようなシーケンス制御を行
う装置をPCと称している。 従来、この種のPCにおける制御方式としては、
ブール代数をポーランド表記法により変換し、リ
レー回路の実行順序を制御する方式と、ジヤンプ
命令によつて１つのリレーシーケンス回路を制御
する方式とが採用されている。ブール代数を利用
する制御方式は、例えば第１図および第２図に示
すリレーラダー回路を、それぞれ次式で表示して
制御を行う。 X1・（X2・X3＋X5・ （X6・X7＋X8・X9））・X4＝Y1 …(1) X1・（X2・X3＋X5・X6）・X4＝Y2 …(2) 前記式(1)、(2)から明らかなように、ブール代数
を利用する制御方式では、リレーコイル部分が同
一の形態となつているにも拘らず、演算が異なつ
ている。すなわち、第１図に示すリレーラダー回
路においてはリレー接点Ｘ９の後の論理記号は
「))」であり、また第２図に示すリレーラダー回
路においてはリレー接点Ｘ６の後の論理記号は
「）」である。このため、このようなリレーラダー
回路のプログラミングを行う場合、リレーシーケ
ンス回路図と命令語とが１対１の適正な形で対応
がとれず、シンボルが複雑化して命令語への対応
が煩雑となり、プログラミングの作業も複雑化す
る。 そこで、本発明者は、前述した従来のPCにお
けるリレーシーケンス回路のプログラミングの問
題点を克服すべく種々検討を重ねた結果、所要の
リレーラダー回路を構成する接点、分岐および出
力の各命令を表わすシンボルにつき、分岐開始命
令を接点命令と組合せてプログラム処理可能と
し、また分岐終了命令はこれを単独で取扱つて論
理的判断を行う演算処理を行うよう構成すること
により、リレーシーケンス回路図と命令語とが１
対１の形で対応しプログラミングの作業が簡略化
し、PCの利用を効率化することができることを
突き止めた。 従つて、本発明の目的は、リレーシーケンス回
路図と命令語とをそれぞれ対応させ、分岐シンボ
ルと接点シンボルとを一体的に組合せることによ
つて分岐シンボルによるシーケンスプログラムの
制御を可能にし、プログラミング作業の容易化を
図ることができるプログラマブルシーケンスコン
トローラを提供するにある。 前記の目的を達成するため、本発明において
は、シーケンスプログラムを記憶したメモリから
所要のシーケンスプログラムを読み出して入出力
要素の演算制御を行うよう構成したプログラマブ
ルシーケンスコントローラにおいて、 シーケンスプログラムをＩ／モジユールイン
タフエースとの間で転送し入出力モジユールを制
御するCPUユニツトに、シーケンスプログラム
のアドレス指定された入出力点のオン・オフ状態
を書き込むアキユムレータと、リレーラダー回路
を表示する分岐開始シンボルのコードと共に前記
アキユムレータに書き込まれた中間結果を書き込
むプツシユダウンスタツクとを設け、 前記プツシユダウンスタツクは分岐開始命令と
接点命令とを一体化した分岐開始シンボルのコー
ドを保存するビツト部と、アキユムレータの中間
結果を保存するビツト部とから構成し、 所定の分岐終了命令からなる分岐終了シンボル
に対してプツシユダウンスタツクの最下位に書き
込まれた中間結果を取り出してこれとアキユムレ
ータの内容との論理演算を行い、その結果をアキ
ユムレータに書き込むよう構成することを特徴と
する。 次に、本発明に係る分岐シンボルによる制御可
能なプログラマブルシーケンスコントローラPC
の実施例につき、添付図面を参照しながら以下詳
細に説明する。 第３図は、本発明PCにおけるリレーラダー回
路の表示態様を示したものである。すなわち、縦
方向と横方向とをそれぞれ所定寸法に分割して格
子目を設定し、左右端の縦線をコモン線とする。
そして、前記格子目を形成する横の点線間には接
点および出力コイルのシンボルを書き込み、格子
目を形成する縦の点線間にはリレー回路の分岐シ
ンボルを書き込むよう構成する。 次に、本発明において、前記表示態様で表示す
る接点、出力、分岐等の命令を表わすシンボル
は、次の11種類を基本的に使用するものとする。 ａ 接点命令および出力命令 ｂ 分岐＋接点命令 ｃ 分岐命令
【式】（但し、〓は使用しない）
これらの各命令は、コード化されると共にアド
レスを指定するアドレスコードと共に命令語を形
成する。 そこで、前記のように定義されたリレーシンボ
ルを使用してリレーラダー回路を表現する場合、
本発明においては次の原則に基づいて回路表示を
行う。 原則１ 左端しのコモン線からの分岐は１出力１分岐と
する。第４図ａに示すリレーラダー回路は、本発
明によれば第４図ｂに示すように表現する。 原則２ 〓分岐への戻りの分岐命令は省略する（第４図
ａ，ｂのＡ参照）。この場合の命令コードはブラ
ンクｂ／とする。 原則３ 〓分岐は使用しない。従つて、例えば、第５図
ａに示すリレーラダー回路は、本発明によれば第
５図ｂに示すように表現する。 原則４ プログラムの順序は、リレーラダー回路の左端
の最上位行から順次プログラムを行い、分岐終了
点（コードｂ／またはシンボル〓）になつた時、分
岐開始点（シンボル〓または〓）の次行まで戻
る。なお、分岐開始点が２個以上あるときは、内
側から行う。また、分岐終了点（シンボル）で
前記分岐終了点（コードｂ／）の行まで戻る。従つ
て、例えば、第６図に示すように表現されたリレ
ーラダー回路は、〜の順にプログラムする。 また、本発明に使用する前記命令の内容とその
動作につき説明する。 (1)
レスを指定するアドレスコードと共に命令語を形
成する。 そこで、前記のように定義されたリレーシンボ
ルを使用してリレーラダー回路を表現する場合、
本発明においては次の原則に基づいて回路表示を
行う。 原則１ 左端しのコモン線からの分岐は１出力１分岐と
する。第４図ａに示すリレーラダー回路は、本発
明によれば第４図ｂに示すように表現する。 原則２ 〓分岐への戻りの分岐命令は省略する（第４図
ａ，ｂのＡ参照）。この場合の命令コードはブラ
ンクｂ／とする。 原則３ 〓分岐は使用しない。従つて、例えば、第５図
ａに示すリレーラダー回路は、本発明によれば第
５図ｂに示すように表現する。 原則４ プログラムの順序は、リレーラダー回路の左端
の最上位行から順次プログラムを行い、分岐終了
点（コードｂ／またはシンボル〓）になつた時、分
岐開始点（シンボル〓または〓）の次行まで戻
る。なお、分岐開始点が２個以上あるときは、内
側から行う。また、分岐終了点（シンボル）で
前記分岐終了点（コードｂ／）の行まで戻る。従つ
て、例えば、第６図に示すように表現されたリレ
ーラダー回路は、〜の順にプログラムする。 また、本発明に使用する前記命令の内容とその
動作につき説明する。 (1)
【式】命令
このａ接点命令は、アドレス指定された入力
点のオン・オフ状態とアキユムレータの内容と
の論理積を求め、得られた論理積結果をアキユ
ムレータに書き込むよう実行する。 (2)
点のオン・オフ状態とアキユムレータの内容と
の論理積を求め、得られた論理積結果をアキユ
ムレータに書き込むよう実行する。 (2)
【式】命令
この分岐命令は、分岐シンボル〓とアキユム
レータの中間結果をプツシユダウンスタツクに
書き込み、アドレス指定された入力点のオン・
オフ状態をアキユムレータに書き込むよう実行
する。 (3)
レータの中間結果をプツシユダウンスタツクに
書き込み、アドレス指定された入力点のオン・
オフ状態をアキユムレータに書き込むよう実行
する。 (3)
【式】命令
この分岐命令は、分岐シンボル〓とアキユム
レータの中間結果をプツシユダウンスタツクに
書き込み、アドレス指定された入力点のオン・
オフ状態をアキユムレータに書き込むよう実行
する。 (4)
レータの中間結果をプツシユダウンスタツクに
書き込み、アドレス指定された入力点のオン・
オフ状態をアキユムレータに書き込むよう実行
する。 (4)
【式】命令
この分岐命令は、分岐シンボルとアキユム
レータの中間結果をプツシユダウンスタツクに
書込み、アドレス指定された入力点のオン・オ
フ状態をアキユムレータに書き込むよう実行す
る。 (5)
レータの中間結果をプツシユダウンスタツクに
書込み、アドレス指定された入力点のオン・オ
フ状態をアキユムレータに書き込むよう実行す
る。 (5)
【式】命令
この出力命令は、アキユムレータのオン・オ
フ状態をアドレス指定した出力点に出力し、ア
キユムレータをオン状態にセツトするよう実行
する。 (6) 〓命令 この分岐命令の実行は、第７図に示すフロー
チヤートに従つて行われる。すなわち、分岐命
令〓が読み出されると、まずプツシユダウンス
タツクの最下位の分岐シンボルを調べ、分岐シ
ンボルが〓の時はCOUNT＝COUNT＋１を演
算し、実行を終了する。また、プツシユダウン
スタツクの最下位の分岐シンボルがの時は、
プツシユダウンスタツクの最下位の中間結果
（POP−Ｂ）を取り出し、アキユムレータ
（Acc）の内容との論理和（Acc＝Acc＋Ｂ）を
求め、その結果をアキユムレータに書き込み、
分岐シンボル以下を調べるルーチンに戻る。
その後、分岐シンボルが〓の時は、プツシユダ
ウンスタツクの最下位の中間結果（POP−Ｂ）
を取り出し、アキユムレータ（Acc）の内容と
の論理積（Acc＝Acc・Ｂ）を求め、その結果
をアキユムレータに書き込む。そして、
COUNTの値を調べ、０の時は実行を終了す
る。しかし、COUNTの値が０以外の時は、
COUNT＝COUNT−１の演算を行つて、分岐
シンボル以下を調べるルーチンに戻る。そこ
で、分岐シンボルが〓の時は、プツシユダウン
スタツクの最後の中間結果（POP−Ｂ）を取
り出し、アキユムレータの内容との論理和
（Acc＝Acc＋Ｂ）を求め、その結果をアキユ
ムレータに書き込み実行を終了する。 (7) 命令 この分岐命令の実行は、第８図に示すフロー
チヤートに従つて行われる。すなわち、分岐命
令が読み出されると、まずプツシユダウンス
タツクの最下位の分岐シンボルを調べ、分岐シ
ンボルがの時は、プツシユダウンスタツクの
最下位の中間結果（POP−Ｂ）を取り出し、
アキユムレータ（Acc）の内容との論理和
（Acc＝Acc＋Ｂ）を求め、その結果をアキユ
ムレータに書き込む。次に、プツシユダウンス
タツクの最下位に降りてきた分岐シンボルを調
べ、分岐シンボルが〓以外の時は、分岐シンボ
ルを調べるルーチンへ戻る。なお、分岐シンボ
ルが〓の時は、プツシユダウンスタツクの分岐
シンボルを〓からに変更して実行を終了す
る。また、分岐シンボルが〓の時は、プツシユ
ダウンスタツクの最後の中間結果（POP−Ｂ）
を取り出し、アキユムレータの内容との論理積
（Acc＝Acc・Ｂ）を求め、その結果をアキユ
ムレータに書き込む。そして、COUNTの値を
調べ、０の時は実行を終了する。しかし、
COUNTの値が０以外の時は、COUNT＝
COUNT−１の演算を行い、分岐シンボルを調
べるルーチンに戻る。そこで、分岐シンボルが
〓の時は、プツシユダウンスタツクの最下位の
中間結果（POP−Ｂ）を取り出し、アキユム
レータの内容との論理和（Acc＝Acc＋Ｂ）を
求め、その結果をアキユムレータに書き込み実
行を終了する。 (8)
フ状態をアドレス指定した出力点に出力し、ア
キユムレータをオン状態にセツトするよう実行
する。 (6) 〓命令 この分岐命令の実行は、第７図に示すフロー
チヤートに従つて行われる。すなわち、分岐命
令〓が読み出されると、まずプツシユダウンス
タツクの最下位の分岐シンボルを調べ、分岐シ
ンボルが〓の時はCOUNT＝COUNT＋１を演
算し、実行を終了する。また、プツシユダウン
スタツクの最下位の分岐シンボルがの時は、
プツシユダウンスタツクの最下位の中間結果
（POP−Ｂ）を取り出し、アキユムレータ
（Acc）の内容との論理和（Acc＝Acc＋Ｂ）を
求め、その結果をアキユムレータに書き込み、
分岐シンボル以下を調べるルーチンに戻る。
その後、分岐シンボルが〓の時は、プツシユダ
ウンスタツクの最下位の中間結果（POP−Ｂ）
を取り出し、アキユムレータ（Acc）の内容と
の論理積（Acc＝Acc・Ｂ）を求め、その結果
をアキユムレータに書き込む。そして、
COUNTの値を調べ、０の時は実行を終了す
る。しかし、COUNTの値が０以外の時は、
COUNT＝COUNT−１の演算を行つて、分岐
シンボル以下を調べるルーチンに戻る。そこ
で、分岐シンボルが〓の時は、プツシユダウン
スタツクの最後の中間結果（POP−Ｂ）を取
り出し、アキユムレータの内容との論理和
（Acc＝Acc＋Ｂ）を求め、その結果をアキユ
ムレータに書き込み実行を終了する。 (7) 命令 この分岐命令の実行は、第８図に示すフロー
チヤートに従つて行われる。すなわち、分岐命
令が読み出されると、まずプツシユダウンス
タツクの最下位の分岐シンボルを調べ、分岐シ
ンボルがの時は、プツシユダウンスタツクの
最下位の中間結果（POP−Ｂ）を取り出し、
アキユムレータ（Acc）の内容との論理和
（Acc＝Acc＋Ｂ）を求め、その結果をアキユ
ムレータに書き込む。次に、プツシユダウンス
タツクの最下位に降りてきた分岐シンボルを調
べ、分岐シンボルが〓以外の時は、分岐シンボ
ルを調べるルーチンへ戻る。なお、分岐シンボ
ルが〓の時は、プツシユダウンスタツクの分岐
シンボルを〓からに変更して実行を終了す
る。また、分岐シンボルが〓の時は、プツシユ
ダウンスタツクの最後の中間結果（POP−Ｂ）
を取り出し、アキユムレータの内容との論理積
（Acc＝Acc・Ｂ）を求め、その結果をアキユ
ムレータに書き込む。そして、COUNTの値を
調べ、０の時は実行を終了する。しかし、
COUNTの値が０以外の時は、COUNT＝
COUNT−１の演算を行い、分岐シンボルを調
べるルーチンに戻る。そこで、分岐シンボルが
〓の時は、プツシユダウンスタツクの最下位の
中間結果（POP−Ｂ）を取り出し、アキユム
レータの内容との論理和（Acc＝Acc＋Ｂ）を
求め、その結果をアキユムレータに書き込み実
行を終了する。 (8)
【式】命令、
【式】命令、
【式】命令、
【式】命令
これらのｂ接点命令およびその分岐命令は、
前記(1)〜(4)のａ接点に関する実行において、ア
ドレス指定された入力点のオン・オフ状態の否
定を行うだけでよく、その他の実行内容は全く
同じである。 第９図は、前述した種々のリレーシンボルを適
用し、それぞれの命令内容に応じてシーケンス制
御動作を行う本発明に係るPCの制御回路図を示
すものである。すなわち、第９図において、参照
符号１０はCPUユニツト、１２はシーケンスプ
ログラムメモリ、１４はＩ／モジユールインタ
フエース、１６は入力モジユール、１８は出力モ
ジユールを示す。この場合、CPUユニツト１０
とシーケンスプログラムメモリ１２とＩ／モジ
ユールインタフエース１４とは、それぞれコント
ロールバスBL１、アドレスバスBL２、データバ
スBL３により相互に接続される。また、Ｉ／
モジユールインタフエース１４と入力モジユール
１６と出力モジユール１８とは、それぞれＩ／
コントロールバスBL４、Ｉ／アドレスバスBL
５、Ｉ／データバスBL６により相互に接続さ
れる。 このような制御回路を有するPCにおいて、所
要のリレーシーケンス回路を前述した手法に基づ
いてプログラミングし、シーケンスプログラムメ
モリ１２にロードする。そこで、電源投入を行
い、この時にCPUユニツト１０のアキユムレー
タがオン状態になり、COUNTの値が０にセツト
されれば、CPUユニツト１０はシーケンスプロ
グラムメモリ１２によりシーケンスプログラムを
順次読み出す。このように読み出されるシーケン
スプログラムは、前記命令コードによつてそれぞ
れの命令内容に従い、入力モジユール１６および
Ｉ／モジユールインタフエース１４を経て入力
信号を読み取つたり、論理演算結果をＩ／モジ
ユールインタフエース１４を介して出力モジユー
ル１８に出力しながら実行されて、シーケンス回
路を処理することができる。この場合、本発明に
おいては、リレーラダー回路の分岐開始シンボル
〓、〓またはによつて、中間結果を前記分岐開
始シンボルと共に３ビツト単位のプツシユダウン
スタツクに入れ、これを分岐終了シンボル〓また
はがきた時、第７図および第８図に示すフロー
チヤートに従つてプログラムコントロールを行
い、シーケンス回路を処理することができる。な
お、前述したプツシユダウンスタツクのメモリフ
オーマツトは、第１０図に示すように３ビツト単
位で多段に構成され、最初の２ビツトが分岐シン
ボル保存用として使用され、最後の１ビツトがア
キユムレータの中間演算結果保存用として使用さ
れる。因みに、分岐シンボルはそれぞれコード化
され、例えば、〓＝00、〓＝01、＝10と設定さ
れる。また、アキユムレータの中間演算結果は、
通常１〜９で表示される。 次に、本発明PCにおけるシーケンス回路を実
行する手順につき、具体例を挙げて説明する。 まず、シーケンス回路の具体例として、第１図
に示すリレーラダー回路を使用し、これを本発明
PCにおけるプログラム命令に置き換えた回路図
を第１１図に示す。 このようにして、第１１図に示すシーケンス回
路がプログラムされ、シーケンスプログラムメモ
リにロードした後、電源投入を行えば、CPUユ
ニツトのアキユムレータが出力命令の後オン状態
にセツトされ、左端の母線はオン状態となると共
にCOUNTの値も０となる。その後、第１１図に
示すシーケンス回路は、第１表に示す手順で実行
される。
前記(1)〜(4)のａ接点に関する実行において、ア
ドレス指定された入力点のオン・オフ状態の否
定を行うだけでよく、その他の実行内容は全く
同じである。 第９図は、前述した種々のリレーシンボルを適
用し、それぞれの命令内容に応じてシーケンス制
御動作を行う本発明に係るPCの制御回路図を示
すものである。すなわち、第９図において、参照
符号１０はCPUユニツト、１２はシーケンスプ
ログラムメモリ、１４はＩ／モジユールインタ
フエース、１６は入力モジユール、１８は出力モ
ジユールを示す。この場合、CPUユニツト１０
とシーケンスプログラムメモリ１２とＩ／モジ
ユールインタフエース１４とは、それぞれコント
ロールバスBL１、アドレスバスBL２、データバ
スBL３により相互に接続される。また、Ｉ／
モジユールインタフエース１４と入力モジユール
１６と出力モジユール１８とは、それぞれＩ／
コントロールバスBL４、Ｉ／アドレスバスBL
５、Ｉ／データバスBL６により相互に接続さ
れる。 このような制御回路を有するPCにおいて、所
要のリレーシーケンス回路を前述した手法に基づ
いてプログラミングし、シーケンスプログラムメ
モリ１２にロードする。そこで、電源投入を行
い、この時にCPUユニツト１０のアキユムレー
タがオン状態になり、COUNTの値が０にセツト
されれば、CPUユニツト１０はシーケンスプロ
グラムメモリ１２によりシーケンスプログラムを
順次読み出す。このように読み出されるシーケン
スプログラムは、前記命令コードによつてそれぞ
れの命令内容に従い、入力モジユール１６および
Ｉ／モジユールインタフエース１４を経て入力
信号を読み取つたり、論理演算結果をＩ／モジ
ユールインタフエース１４を介して出力モジユー
ル１８に出力しながら実行されて、シーケンス回
路を処理することができる。この場合、本発明に
おいては、リレーラダー回路の分岐開始シンボル
〓、〓またはによつて、中間結果を前記分岐開
始シンボルと共に３ビツト単位のプツシユダウン
スタツクに入れ、これを分岐終了シンボル〓また
はがきた時、第７図および第８図に示すフロー
チヤートに従つてプログラムコントロールを行
い、シーケンス回路を処理することができる。な
お、前述したプツシユダウンスタツクのメモリフ
オーマツトは、第１０図に示すように３ビツト単
位で多段に構成され、最初の２ビツトが分岐シン
ボル保存用として使用され、最後の１ビツトがア
キユムレータの中間演算結果保存用として使用さ
れる。因みに、分岐シンボルはそれぞれコード化
され、例えば、〓＝00、〓＝01、＝10と設定さ
れる。また、アキユムレータの中間演算結果は、
通常１〜９で表示される。 次に、本発明PCにおけるシーケンス回路を実
行する手順につき、具体例を挙げて説明する。 まず、シーケンス回路の具体例として、第１図
に示すリレーラダー回路を使用し、これを本発明
PCにおけるプログラム命令に置き換えた回路図
を第１１図に示す。 このようにして、第１１図に示すシーケンス回
路がプログラムされ、シーケンスプログラムメモ
リにロードした後、電源投入を行えば、CPUユ
ニツトのアキユムレータが出力命令の後オン状態
にセツトされ、左端の母線はオン状態となると共
にCOUNTの値も０となる。その後、第１１図に
示すシーケンス回路は、第１表に示す手順で実行
される。
【表】
Claims (1)
- 【特許請求の範囲】 １ シーケンスプログラムを記憶したメモリから
所要のシーケンスプログラムを読み出して入出力
要素の演算制御を行うよう構成したプログラマブ
ルシーケンスコントローラにおいて、 シーケンスプログラムをＩ／モジユールイン
タフエースとの間で転送し入出力モジユールを制
御するCPUユニツトに、シーケンスプログラム
のアドレス指定された入出力点のオン・オフ状態
を書き込むアキユムレータと、リレーラダー回路
を表示する分岐開始シンボルのコードと共に前記
アキユムレータに書き込まれた中間結果を書き込
むプツシユダウンスタツクとを設け、 前記プツシユダウンスタツクは分岐開始命令と
接点命令とを一体化した分岐開始シンボルのコー
ドを保存するビツト部と、アキユムレータの中間
結果を保存するビツト部とから構成し、 所定の分岐終了命令からなる分岐終了シンボル
に対してプツシユダウンスタツクの最下位に書き
込まれた中間結果を取り出してこれとアキユムレ
ータの内容との論理演算を行い、その結果をアキ
ユムレータに書き込むよう構成することを特徴と
する分岐シンボルによる制御可能なプログラマブ
ルシーケンスコントローラ。 ２ 特許請求の範囲第１項記載のプログラマブル
シーケンスコントローラにおいて、 分岐命令の実行に際し、プツシユダウンスタツ
クの最下位の分岐シンボルないしは最下位の中間
結果を取り出してこれとアキユムレータの内容と
の論理和もしくは論理積を求め、その結果をアキ
ユムレータに書き込み、実行を終了することから
なる分岐シンボルによる制御可能なプログラマブ
ルシーケンスコントローラ。 ３ 特許請求の範囲第１項記載のプログラマブル
シーケンスコントローラにおいて、 リレーラダー回路の分岐開始シンボル“〓”、
“〓”または””によつて、中間結果を前記分
岐開始シンボルと共に３ビツト単位のプツシユダ
ウンスタツクに入れ、これを分岐終了シンボル
“〓”または“”に至つた際、前記分岐開始シ
ンボルの次行まで戻ることからなる分岐シンボル
による制御可能なプログラマブルシーケンスコン
トローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282882A JPS58140811A (ja) | 1982-02-17 | 1982-02-17 | 分岐シンボルによる制御可能なプログラマブルシ−ケンスコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282882A JPS58140811A (ja) | 1982-02-17 | 1982-02-17 | 分岐シンボルによる制御可能なプログラマブルシ−ケンスコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58140811A JPS58140811A (ja) | 1983-08-20 |
| JPH0119167B2 true JPH0119167B2 (ja) | 1989-04-10 |
Family
ID=12093551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2282882A Granted JPS58140811A (ja) | 1982-02-17 | 1982-02-17 | 分岐シンボルによる制御可能なプログラマブルシ−ケンスコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58140811A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162902A (ja) * | 1984-09-05 | 1986-03-31 | Toshiba Corp | プログラマブルコントロ−ラ |
| JP2008282260A (ja) * | 2007-05-11 | 2008-11-20 | Mitsubishi Electric Corp | ラダー図編集装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135908A (en) * | 1979-04-11 | 1980-10-23 | Hitachi Ltd | Sequence program input device |
| JPS5672703A (en) * | 1979-11-19 | 1981-06-17 | Yaskawa Electric Mfg Co Ltd | Programmable controller equipped with contact logic circuit reader |
-
1982
- 1982-02-17 JP JP2282882A patent/JPS58140811A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135908A (en) * | 1979-04-11 | 1980-10-23 | Hitachi Ltd | Sequence program input device |
| JPS5672703A (en) * | 1979-11-19 | 1981-06-17 | Yaskawa Electric Mfg Co Ltd | Programmable controller equipped with contact logic circuit reader |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58140811A (ja) | 1983-08-20 |
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