JPS6029804A - プログラム入力装置 - Google Patents
プログラム入力装置Info
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- JPS6029804A JPS6029804A JP12699183A JP12699183A JPS6029804A JP S6029804 A JPS6029804 A JP S6029804A JP 12699183 A JP12699183 A JP 12699183A JP 12699183 A JP12699183 A JP 12699183A JP S6029804 A JPS6029804 A JP S6029804A
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- JP
- Japan
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- program
- input
- address
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- card
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/056—Programming the PLC
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明はシーケンスコントローラのプログラム入力装置
に関し、特に、シーケンス制御のプログラムの修正、変
更を行うことかできるプログラム入力装置に関するもの
である。
に関し、特に、シーケンス制御のプログラムの修正、変
更を行うことかできるプログラム入力装置に関するもの
である。
（従来技術とその問題点）
一般に、シーケンスコントローラ、例えば入出力力、−
ドを配設可能なシーケンスコントローラを用いて制御装
置を製作する場合には、まず、制御対象に応じて入出力
カードの種類およびその枚数を決定し、次に、プログラ
ム上使用するすべての信号、すなわち、制御対象に係る
入出力信号および補助リレー、タイマ、カウンタ等の入
出力信号に対し、その接続場所に応じて入出カアドレス
を割付ける必要がある。
ドを配設可能なシーケンスコントローラを用いて制御装
置を製作する場合には、まず、制御対象に応じて入出力
カードの種類およびその枚数を決定し、次に、プログラ
ム上使用するすべての信号、すなわち、制御対象に係る
入出力信号および補助リレー、タイマ、カウンタ等の入
出力信号に対し、その接続場所に応じて入出カアドレス
を割付ける必要がある。
第１図は入出力カードを取付けたシーケンスゴトローラ
の一例を示す。この図に示すように、シーケンスコント
ローラ１に装着する入出力カード２には、あらかじめカ
ードアドレスｍ（例えば０≦ｍ≦９）が割付けられ、入
出力信号の端子３にはビットアドレスｎ（例えば０≦ｎ
≦７）が割付けられている。すなわち、入出力アドレス
はカードアドレスｍとビットアドレスｎとで構成され、
ある入出力端子を指定する場合、その端子を＋＋ 、、
ｎ＋”の如くマトリクスで設定する。このように設定し
た入出力アドレスに基づいて、設計者はシーケンス制御
のプログラムを作成する゛。
の一例を示す。この図に示すように、シーケンスコント
ローラ１に装着する入出力カード２には、あらかじめカ
ードアドレスｍ（例えば０≦ｍ≦９）が割付けられ、入
出力信号の端子３にはビットアドレスｎ（例えば０≦ｎ
≦７）が割付けられている。すなわち、入出力アドレス
はカードアドレスｍとビットアドレスｎとで構成され、
ある入出力端子を指定する場合、その端子を＋＋ 、、
ｎ＋”の如くマトリクスで設定する。このように設定し
た入出力アドレスに基づいて、設計者はシーケンス制御
のプログラムを作成する゛。
ここで、プログラムを構成するプログラムステップには
、１つの命令が書込まれ、その命令は命令コードＣとそ
の命令により処理される端子の入出力アドレスを示すオ
ペランドｍ、ｎとから成る。すなわち、プログラムステ
ップに書込まれる命令は、例えば“Ｃｍ、ｎ“°の如く
記述されるものとする。なお、命令Ｃとしては、例えば
、読み出し命令Ｒ９書込み命令Ｗ、論理植演算命令Ａ
、論理和演算命令０等があるものとする。
、１つの命令が書込まれ、その命令は命令コードＣとそ
の命令により処理される端子の入出力アドレスを示すオ
ペランドｍ、ｎとから成る。すなわち、プログラムステ
ップに書込まれる命令は、例えば“Ｃｍ、ｎ“°の如く
記述されるものとする。なお、命令Ｃとしては、例えば
、読み出し命令Ｒ９書込み命令Ｗ、論理植演算命令Ａ
、論理和演算命令０等があるものとする。
このように作成されたプログラムに基づいて、製造者は
制御対象の入出力機器とシーケンスコントローラｌに配
設された入出力カード２との間の配線を行う。
制御対象の入出力機器とシーケンスコントローラｌに配
設された入出力カード２との間の配線を行う。
しかる後に、シーケンスコントローラｌを動作させて、
実際の制御信号あるいは模擬の制御信号を調査し、シー
ケンスコントローラ１の制御動作が目的とする制御内容
に合致しているか否かを検査する。
実際の制御信号あるいは模擬の制御信号を調査し、シー
ケンスコントローラ１の制御動作が目的とする制御内容
に合致しているか否かを検査する。
かかる検査によって、プログラム上の誤り、または配線
上の誤りが発見された場合等、入出力アドレスの変更の
要が生じた場合、従来は、配線の変更、またはプログラ
ムの変更により対処していた。
上の誤りが発見された場合等、入出力アドレスの変更の
要が生じた場合、従来は、配線の変更、またはプログラ
ムの変更により対処していた。
しかしながら、配線の変更によって対処する場合におい
ては、その時点で接続ケーブルが既に東線されてダクト
に収納されている場合が多く、再配線には非常に困難が
伴う。一方、プログラムの変更によって対処する場合に
おいては、変更に係る入出力アドレスを含むプログラム
ステップを検索し、逐一変更を行う作業を伴うので、こ
れまた多大の時間を必要とし、操作者に著しい負担をか
けることになる。
ては、その時点で接続ケーブルが既に東線されてダクト
に収納されている場合が多く、再配線には非常に困難が
伴う。一方、プログラムの変更によって対処する場合に
おいては、変更に係る入出力アドレスを含むプログラム
ステップを検索し、逐一変更を行う作業を伴うので、こ
れまた多大の時間を必要とし、操作者に著しい負担をか
けることになる。
すなわち、従来技術においては、入出力アドレスを容易
に変更することができないので、せっかくシーケンスコ
ントローラをへ用いて制御装置を構成してもその利点が
著しく損なわれてしまう問題点があった。
に変更することができないので、せっかくシーケンスコ
ントローラをへ用いて制御装置を構成してもその利点が
著しく損なわれてしまう問題点があった。
（発明の目的）
そこで、本発明はかかる従来の問題点を除去し、プログ
ラム上の誤り、配線上の誤り、あるいは制御装置の仕様
変更などに起因する入出力アドレスの変更を、一括して
かつ容易に行うことができるプログラム入力装置を提供
し、以てシーケンスコントローラの操作性を向上させる
ことを目的とする。
ラム上の誤り、配線上の誤り、あるいは制御装置の仕様
変更などに起因する入出力アドレスの変更を、一括して
かつ容易に行うことができるプログラム入力装置を提供
し、以てシーケンスコントローラの操作性を向上させる
ことを目的とする。
（発明の要点）
かかる目的を達成するために、本発明は、複数の制御対
象に格別に割付けたアドレスをオペランドとして有する
命令から成り複数の制御対象にシーケンス制御を施すプ
ログラムをシーケンスコントローラのプログラム格納手
段に格納するプログラム入力装置において、プログラム
格納手段から、命令をプログラムステ・ンプの順に読出
す読出し手段と、アドレスのうち少なくとも１つのアド
レスを選択し、選択されたアドレスを他のアドレスに変
換する旨の変換指令を発生する変換指令手段と、読出し
手段により読出された命令のオペラ゛ンドに基づいて選
択されたアドレスを示すオペランドを有する命令を選別
する選別手段と、変換指令に応じて、選別された命令の
オペランドを他のアドレスを示すオペランドに変換して
選別された命令を書換える変換手段と、書換えられた命
令を対応するプログラムステップに再配置してプログラ
ム格納手段に格納するプログラム入力手段とを具えたこ
とを特徴とするものである。
象に格別に割付けたアドレスをオペランドとして有する
命令から成り複数の制御対象にシーケンス制御を施すプ
ログラムをシーケンスコントローラのプログラム格納手
段に格納するプログラム入力装置において、プログラム
格納手段から、命令をプログラムステ・ンプの順に読出
す読出し手段と、アドレスのうち少なくとも１つのアド
レスを選択し、選択されたアドレスを他のアドレスに変
換する旨の変換指令を発生する変換指令手段と、読出し
手段により読出された命令のオペラ゛ンドに基づいて選
択されたアドレスを示すオペランドを有する命令を選別
する選別手段と、変換指令に応じて、選別された命令の
オペランドを他のアドレスを示すオペランドに変換して
選別された命令を書換える変換手段と、書換えられた命
令を対応するプログラムステップに再配置してプログラ
ム格納手段に格納するプログラム入力手段とを具えたこ
とを特徴とするものである。
（発明の実施例）
以下、図面を参照して本発明の詳細な説明する。
第２図は本発明プログラム入力装置１ｏの概略構成の一
例を示す。ここで、１１はシーケンスコントローラ１の
プログラムメモリＩＡのアクセス、プログラムの変更等
を行うＣＰｏ 、 １２は作業用のＲＡＭ 、 １３は
後述するプログラム変更処理手順等を記憶するＲＯＭ
、１４は操作者に対しプログラムを構成する命令等を表
示する表示器、１５は操作者がコマンド、アドレス等を
入力するキーボードである。
例を示す。ここで、１１はシーケンスコントローラ１の
プログラムメモリＩＡのアクセス、プログラムの変更等
を行うＣＰｏ 、 １２は作業用のＲＡＭ 、 １３は
後述するプログラム変更処理手順等を記憶するＲＯＭ
、１４は操作者に対しプログラムを構成する命令等を表
示する表示器、１５は操作者がコマンド、アドレス等を
入力するキーボードである。
第３図および第４図を用いてプログラム中の入出力アド
レスを１端子を単位として変更する処理（以下、１点単
位の変更処理と言う）を説明する。例えば、第３図の（
１）に示すように作成されたプログラムについて、入出
力アドレス゛０．０”。
レスを１端子を単位として変更する処理（以下、１点単
位の変更処理と言う）を説明する。例えば、第３図の（
１）に示すように作成されたプログラムについて、入出
力アドレス゛０．０”。
を入出力アドレス°“ｆ（，１”に変更し、第３図の（
２）に示すプログラムを所望するものとする。第４図は
一点単位の変更処理手順の一例を示し、まずステップ５
４−１において、操作者はキーボード１５を用いて変更
点の入出力アドレスと変更後の端子点の入出力アドレス
とを指定する。すなわち、この場合入出力アドレス゛’
ｏ、ｏ ’”を入出力アドレス“’８．１ ’”に変更
する旨を入力する。ＣＰｏ１１はシーケンスコントロー
ラ１のプログラムメモリＩＡの内容をプログラムステッ
プの順に従って読み、ステップ５４−２において、オペ
ランド゛’ｏ、ｏ”を有する命令を検索する。ここで肯
定判定であれば、ステップ５４−３にてその命令のオペ
ランド°’ｏ、ｏ”をオペランド°”ｅ、ｉ”に変更し
、シーケンスコントローラ１のプログラムメモリＩＡの
内容を書換え、ステップ５４−４に進む。ステップ５４
−２にて否定判定がなされた場合は、直ちにステップ５
４−４に移行する。
２）に示すプログラムを所望するものとする。第４図は
一点単位の変更処理手順の一例を示し、まずステップ５
４−１において、操作者はキーボード１５を用いて変更
点の入出力アドレスと変更後の端子点の入出力アドレス
とを指定する。すなわち、この場合入出力アドレス゛’
ｏ、ｏ ’”を入出力アドレス“’８．１ ’”に変更
する旨を入力する。ＣＰｏ１１はシーケンスコントロー
ラ１のプログラムメモリＩＡの内容をプログラムステッ
プの順に従って読み、ステップ５４−２において、オペ
ランド゛’ｏ、ｏ”を有する命令を検索する。ここで肯
定判定であれば、ステップ５４−３にてその命令のオペ
ランド°’ｏ、ｏ”をオペランド°”ｅ、ｉ”に変更し
、シーケンスコントローラ１のプログラムメモリＩＡの
内容を書換え、ステップ５４−４に進む。ステップ５４
−２にて否定判定がなされた場合は、直ちにステップ５
４−４に移行する。
ステップ５４−４においてはプログラムステップを＋１
歩進し、その歩進の結果、ステップ５４−５において、
全プログラムステップについて検索が終了したと判定さ
れた場合は処理を終了し、未終了であればステップ５４
−２に復帰する。
歩進し、その歩進の結果、ステップ５４−５において、
全プログラムステップについて検索が終了したと判定さ
れた場合は処理を終了し、未終了であればステップ５４
−２に復帰する。
すなわち、８４図示の１点単位の変更処Ｊｑ！手順によ
れば、第３図の（１）においてオペランド”ｏ、ｏ”を
有する命令を、図中矢印で示すように・オペランド”ｅ
、１”を有する命令に書換え、第３図の（２）に示す所
期のプログラムを得ることができるので、１点単位の変
更処理を一括して、かつ容易に行うことができる。
れば、第３図の（１）においてオペランド”ｏ、ｏ”を
有する命令を、図中矢印で示すように・オペランド”ｅ
、１”を有する命令に書換え、第３図の（２）に示す所
期のプログラムを得ることができるので、１点単位の変
更処理を一括して、かつ容易に行うことができる。
次に、第５図および第６図を用いてプログラム中の入出
力アドレスをカードを単位として一括変更する処理（以
下、カード単位の変更処理と言う）を説明する。例えば
、第５図の（１）に示すように作成されたプログラムに
ついて、ピッｉ・アドレス”ｏ”〜゛°７°°を変化さ
せずに、カードアドレス゛’ｔｏ”をカードアドレス°
°５゛′に変更し、第５図の（２）に示すプログラムを
所望するものとす゛る。
力アドレスをカードを単位として一括変更する処理（以
下、カード単位の変更処理と言う）を説明する。例えば
、第５図の（１）に示すように作成されたプログラムに
ついて、ピッｉ・アドレス”ｏ”〜゛°７°°を変化さ
せずに、カードアドレス゛’ｔｏ”をカードアドレス°
°５゛′に変更し、第５図の（２）に示すプログラムを
所望するものとす゛る。
第６図はカード単位の変更処理手順の一例を示し、変更
に係るカードアドレスと変更後のカードアドレスとを指
定して、第４図示の処理手順と同様の処理を行うもので
ある。すなわち、この場合、ステップ５８−１において
カードアドレス゛’１０”をカードアドレス“°５″に
変更する旨を指定し、以下、ステップ５６−２〜５６−
５において、第４図示のステップ５４−２〜５４−５と
同様の処理を行う。
に係るカードアドレスと変更後のカードアドレスとを指
定して、第４図示の処理手順と同様の処理を行うもので
ある。すなわち、この場合、ステップ５８−１において
カードアドレス゛’１０”をカードアドレス“°５″に
変更する旨を指定し、以下、ステップ５６−２〜５６−
５において、第４図示のステップ５４−２〜５４−５と
同様の処理を行う。
すなわち、第６図示のカード単位の変更処理手順によれ
ば、第５図の（１）においてオペランド”１０．ｎ”を
有する命令を、図中矢印で示すように、オペランド°’
５．ｎ’”を有する命令に書換え、第５図の（２）に示
す所期のプログラムを得ることができるので、カード単
位の変更処理を一括して、かつ容易に行うことができる
。
ば、第５図の（１）においてオペランド”１０．ｎ”を
有する命令を、図中矢印で示すように、オペランド°’
５．ｎ’”を有する命令に書換え、第５図の（２）に示
す所期のプログラムを得ることができるので、カード単
位の変更処理を一括して、かつ容易に行うことができる
。
次に、８７図および第８図を用いて、プログラム中の入
出力アドレスを端子を単位として交換する処理（以下、
１点単位の交換処理と言う）を説明する。例えば、第７
図の（１）に示すように作成されたプログラムについて
、入出力アドレス”ｏ、ｏ″°と“′４．２°゛とを交
換し、第７図の（２）に示すプログラムを所望するもの
とする。
出力アドレスを端子を単位として交換する処理（以下、
１点単位の交換処理と言う）を説明する。例えば、第７
図の（１）に示すように作成されたプログラムについて
、入出力アドレス”ｏ、ｏ″°と“′４．２°゛とを交
換し、第７図の（２）に示すプログラムを所望するもの
とする。
第８図は１点単位の交換処理手１１県の一例を示し、ま
ず、ステップ５８−１において、交換に係る端子の入出
力アドレスを指定する。すなわち、この場合、入出力ア
ドレス“’ｏ、ｏ’”と°’４．２”とを交換する旨を
入力する。 ＣＰＵＩＩはシーケンスコントローラｌの
プログラムメモリからプログラムステ・ンプの順に従っ
て命令を読み出し、ステップ８−２において読出した命
令がオペランド”ｏ、ｏ”を侑するか否かを判別する。
ず、ステップ５８−１において、交換に係る端子の入出
力アドレスを指定する。すなわち、この場合、入出力ア
ドレス“’ｏ、ｏ’”と°’４．２”とを交換する旨を
入力する。 ＣＰＵＩＩはシーケンスコントローラｌの
プログラムメモリからプログラムステ・ンプの順に従っ
て命令を読み出し、ステップ８−２において読出した命
令がオペランド”ｏ、ｏ”を侑するか否かを判別する。
ここで、肯定判定であればステップ５８−３においてそ
の命令のオペランド”ｏ、ｏ”′を’４．２”に置換え
、シーケンスコントａ−ラ１のプログラムメモリＩＡに
書込み、ステップ５８−４に進む。ステップ５８−２に
て否定判定がなされた場合はステップ５８−５に進み、
読出した命令がオペランド°’４．２”を有するか否か
を判定する。
の命令のオペランド”ｏ、ｏ”′を’４．２”に置換え
、シーケンスコントａ−ラ１のプログラムメモリＩＡに
書込み、ステップ５８−４に進む。ステップ５８−２に
て否定判定がなされた場合はステップ５８−５に進み、
読出した命令がオペランド°’４．２”を有するか否か
を判定する。
ここで、肯定判定であれば、ステ・ンプ５８−６におい
てその命令のオペランド°°４．２°゛を°“ｏ、ｏ”
に置換え、シーケンスコントローラｌのプログラムメモ
リＩＡに書込んでからステップ５８−４に進む。ステッ
プ５８−５において否定判定がなされた場合には、ｌＩ
′ａちにステップ５８−４に移行する。
てその命令のオペランド°°４．２°゛を°“ｏ、ｏ”
に置換え、シーケンスコントローラｌのプログラムメモ
リＩＡに書込んでからステップ５８−４に進む。ステッ
プ５８−５において否定判定がなされた場合には、ｌＩ
′ａちにステップ５８−４に移行する。
ステップ５８−４においてプログラムステ・ンブを＋１
歩進し、その歩進の結果、ステップ５８−７において、
全プログラムステップについての検索がしたと判定され
た場合は処理を終了し、未終了であればステップ５８−
２に復帰する。
歩進し、その歩進の結果、ステップ５８−７において、
全プログラムステップについての検索がしたと判定され
た場合は処理を終了し、未終了であればステップ５８−
２に復帰する。
すなわち、第８図示の１黒革位の交換処理手順によれば
、第７図の（１）においてオペランド”ｏ、ｏ”とオペ
ランド“４．２”とを図中矢印で示すように交換し、第
７図の（２）に示す所期のプログラムを得ることができ
るので、１黒革位の交換を一括して、かつ容易に行うこ
とができる。
、第７図の（１）においてオペランド”ｏ、ｏ”とオペ
ランド“４．２”とを図中矢印で示すように交換し、第
７図の（２）に示す所期のプログラムを得ることができ
るので、１黒革位の交換を一括して、かつ容易に行うこ
とができる。
次に、第８図および第１θ図を用いて、プログラム中の
入出力アドレスをカードを単位として一括交換する処理
（以下、カード単位の交換処理と占う）を説明する。例
えば、第８図の（１）に示すように作成されたプログラ
ムについて、ビットアドレス“０′”〜゛′７°′を変
化させずに、カードアドレス”１”と２゛とを交換し、
第９図の（２）に示すプログラムを所望するものとする
。
入出力アドレスをカードを単位として一括交換する処理
（以下、カード単位の交換処理と占う）を説明する。例
えば、第８図の（１）に示すように作成されたプログラ
ムについて、ビットアドレス“０′”〜゛′７°′を変
化させずに、カードアドレス”１”と２゛とを交換し、
第９図の（２）に示すプログラムを所望するものとする
。
第１０図はカード単位の交換処理手順の一例を示し、こ
こでは、交換に係るカードアドレスを指定して、第８図
示の処理手順と同様の処理を行う。
こでは、交換に係るカードアドレスを指定して、第８図
示の処理手順と同様の処理を行う。
すなわち、この場合、ステップ５ＩＯ−１においてカー
ドアドレス“°ｌ゛と°°２”とを指定し、以下、ステ
ップ５ＩＱ−２〜５ＩＯ−７において、第８図示のステ
・ンプ５８−２〜５８−７と同様の処理を行う。
ドアドレス“°ｌ゛と°°２”とを指定し、以下、ステ
ップ５ＩＱ−２〜５ＩＯ−７において、第８図示のステ
・ンプ５８−２〜５８−７と同様の処理を行う。
第１０図示の処理手順によれば、第９図の（１）におい
てオペランド゛′１．ｎ“′とオペランド”２．ｎ”′
とは、図中に矢印で示すように交換され、第９図の（２
）に示す所期のプログラムを得ることができるので、カ
ード単位の交換を一括してかつ容易に行うことができる
。
てオペランド゛′１．ｎ“′とオペランド”２．ｎ”′
とは、図中に矢印で示すように交換され、第９図の（２
）に示す所期のプログラムを得ることができるので、カ
ード単位の交換を一括してかつ容易に行うことができる
。
（発明の効果）
以上説明したように、本発明によれば、所望の入出力ア
ドレスを有する命令について、そのオペランドをシーケ
ンス制御プログラムの全ステップにわたって一括して変
更できるようにプログラム入力装置を構成したので、シ
ーケンス制御プログラムの作成後あるいは制御対象とシ
ーケンスコントローラとの間の配線完了後に、設計上の
誤り、設計変更等の何らかの理由によって入出力アドレ
スを変更する必要が生じた場合に、その変更に迅速かつ
容易に対処できる効果が得られる。さらに、本発明によ
れば、シーケンスコントローラを用いて制御装置を構成
する利点を一層向上することができる。
ドレスを有する命令について、そのオペランドをシーケ
ンス制御プログラムの全ステップにわたって一括して変
更できるようにプログラム入力装置を構成したので、シ
ーケンス制御プログラムの作成後あるいは制御対象とシ
ーケンスコントローラとの間の配線完了後に、設計上の
誤り、設計変更等の何らかの理由によって入出力アドレ
スを変更する必要が生じた場合に、その変更に迅速かつ
容易に対処できる効果が得られる。さらに、本発明によ
れば、シーケンスコントローラを用いて制御装置を構成
する利点を一層向上することができる。
第１図はシーケンスコントローラに配設した入出力カー
ドにおいて、その入出力端子に割付ける入出力アドレス
の一例を説明する線図、第２図は本発明プログラム入力
装置の概略構成の一例を示すブロック図、第３図は入出
力アドレスの１黒革位の変更の一例を説明する説明図、
第４図は１黒革位の変更処理手順の一例を示すフローチ
ャート、第５図は入出力アドレスのカード単位の変更の
一例を説明する説明図、第６図はカード単位の変更処理
手順の一例を示すフローチャー１・、第７図は入出力ア
ドレスの１黒革位の交換の一例を説明する説明図、第８
図は１黒革位の交換処理手順の一例を示すフローチャー
ト、第８図は入出力アドレスのカード単位の交換の一例
を説明する説明図、第１０図はカード単位の交換処理手
順の一例を示すフローチャートである。 ｌ・・・シーケンスコントローラ、 ＩＡ・・・プログラムメモリ。 ２・・・入出力カード、 ３・・・入出力端子、 １０・・・プログラム入力装置、 １１・・・ＣＰＵ、 １２・・・ＲＡＭ、 １３・・・ＲＯＭ、 １４・・・表示器、 １５・・・キーボード、 ｍ・・・カードアドレス、 ｎ・・・ビットアドレス。 特許出願人 富士電機製造株式会社 ｒ ｍ １１ 第３図 第７図 （１） （２）
ドにおいて、その入出力端子に割付ける入出力アドレス
の一例を説明する線図、第２図は本発明プログラム入力
装置の概略構成の一例を示すブロック図、第３図は入出
力アドレスの１黒革位の変更の一例を説明する説明図、
第４図は１黒革位の変更処理手順の一例を示すフローチ
ャート、第５図は入出力アドレスのカード単位の変更の
一例を説明する説明図、第６図はカード単位の変更処理
手順の一例を示すフローチャー１・、第７図は入出力ア
ドレスの１黒革位の交換の一例を説明する説明図、第８
図は１黒革位の交換処理手順の一例を示すフローチャー
ト、第８図は入出力アドレスのカード単位の交換の一例
を説明する説明図、第１０図はカード単位の交換処理手
順の一例を示すフローチャートである。 ｌ・・・シーケンスコントローラ、 ＩＡ・・・プログラムメモリ。 ２・・・入出力カード、 ３・・・入出力端子、 １０・・・プログラム入力装置、 １１・・・ＣＰＵ、 １２・・・ＲＡＭ、 １３・・・ＲＯＭ、 １４・・・表示器、 １５・・・キーボード、 ｍ・・・カードアドレス、 ｎ・・・ビットアドレス。 特許出願人 富士電機製造株式会社 ｒ ｍ １１ 第３図 第７図 （１） （２）
Claims (1)
- 複数の制御対象に格別に割付けたアドレスをオペランド
として有する命令から成り前記複数の制御対象にシーケ
ンス制御を施すプログラムをシーケンスコントローラの
プログラム格納手段に格納するプログラム入力装置にお
いて、前記プログラム格納手段から、前記命令をプログ
ラムステップの順に読出す読出し手段と、前記アドレス
のうち少なくとも１つのアドレスを選択し、当該段によ
り読出された命令のオペラン１：′に基づいて前記選択
されたアドレスを示すオペランドを有する命令を選別す
る選別手段と、前記変換指令に応じて、当該選別された
命令のオペランドを前記他のアドレスを示すオペランド
に変換して前記選別された命令を書換える変換指令手段
と、当該書換えられた命令を対応するプログラムステッ
プに再配置して前記プログラム格納手段に格納するプロ
グラム入力手段とを具えたことを特徴とするプログラム
入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12699183A JPS6029804A (ja) | 1983-07-14 | 1983-07-14 | プログラム入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12699183A JPS6029804A (ja) | 1983-07-14 | 1983-07-14 | プログラム入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029804A true JPS6029804A (ja) | 1985-02-15 |
Family
ID=14948947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12699183A Pending JPS6029804A (ja) | 1983-07-14 | 1983-07-14 | プログラム入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029804A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137398U (ja) * | 1986-02-24 | 1987-08-29 | ||
| JPS62259105A (ja) * | 1986-05-06 | 1987-11-11 | Toshiba Corp | シ−ケンサ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585911A (en) * | 1978-12-21 | 1980-06-28 | Toyoda Mach Works Ltd | Sequence controller having input and output address alteration function |
| JPS5781610A (en) * | 1980-11-08 | 1982-05-21 | Omron Tateisi Electronics Co | Instruction change system for programmable logic controller |
-
1983
- 1983-07-14 JP JP12699183A patent/JPS6029804A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585911A (en) * | 1978-12-21 | 1980-06-28 | Toyoda Mach Works Ltd | Sequence controller having input and output address alteration function |
| JPS5781610A (en) * | 1980-11-08 | 1982-05-21 | Omron Tateisi Electronics Co | Instruction change system for programmable logic controller |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137398U (ja) * | 1986-02-24 | 1987-08-29 | ||
| JPS62259105A (ja) * | 1986-05-06 | 1987-11-11 | Toshiba Corp | シ−ケンサ |
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