JPS6394303A - 演算制御システム - Google Patents
演算制御システムInfo
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- JPS6394303A JPS6394303A JP61239377A JP23937786A JPS6394303A JP S6394303 A JPS6394303 A JP S6394303A JP 61239377 A JP61239377 A JP 61239377A JP 23937786 A JP23937786 A JP 23937786A JP S6394303 A JPS6394303 A JP S6394303A
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- 230000015654 memory Effects 0.000 claims abstract description 76
- 238000000034 method Methods 0.000 claims abstract description 45
- 238000012545 processing Methods 0.000 claims abstract description 17
- 238000013507 mapping Methods 0.000 claims abstract description 13
- 230000001788 irregular Effects 0.000 abstract description 2
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/30—Nc systems
- G05B2219/34—Director, elements to supervisory
- G05B2219/34299—Memory with I-O and pointer, external I-O with map, edit map, pointer to adapt I-O
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はプロセスの自動制御を行う演算制御システム
に関するものである。
に関するものである。
第４図は例えば三菱プラントコントローラＭＥＬＰＬＡ
Ｃ−５５００Ｐｔｌ 取扱説明書に示された従来の演
算制御システムを示すブロック図であり、図において１
は演算制御装置、２はプログラミング装置である。また
、１ａは中央演算処理部（以下、ＣＰＵという）、１ｂ
はＣＰ Ｕｌａの実行するユーザプログラム等が記憶さ
れるプログラムメモリ、１Ｃはプログラミング装置２と
の間のデータ授受を行うＰＰインターフェース（以下Ｐ
ＰＩ／Ｆという）、１ｄはＣＰＵ１ａの実行する演算の
一時結果等を記憶するデータメモリ、１ｅはプロセス入
出力信号（図には記入してない）とのデータ授受を行う
プロセス入出力インターフェース（以下、ＰＩＯＩ／Ｆ
という）であり、演算制御部１はこれらによって構成さ
れている。また、２ａは演算制御装置１に対するプログ
ラミング、デバッグ処理の制御を行うプログラミングデ
バッグ処理部、２ｂは演算制御装置１内のＰ Ｐ Ｉ／
Ｆ１Ｃと通信回線で接続され、データの授受を行５ｃｐ
ｕインターフェース（以下、ＣＰＵＩ／Ｆという）、２
Ｃはプログラミングデバッグ処理部２ａの処理結果を表
示部に対して表示出力する為の表示制御部、２ｄはその
表示部、２ｅはプログラミングデバッグ処理部２ａに対
してプログラミングやデバッグ処理の内容を指示する為
の入力部である。
Ｃ−５５００Ｐｔｌ 取扱説明書に示された従来の演
算制御システムを示すブロック図であり、図において１
は演算制御装置、２はプログラミング装置である。また
、１ａは中央演算処理部（以下、ＣＰＵという）、１ｂ
はＣＰ Ｕｌａの実行するユーザプログラム等が記憶さ
れるプログラムメモリ、１Ｃはプログラミング装置２と
の間のデータ授受を行うＰＰインターフェース（以下Ｐ
ＰＩ／Ｆという）、１ｄはＣＰＵ１ａの実行する演算の
一時結果等を記憶するデータメモリ、１ｅはプロセス入
出力信号（図には記入してない）とのデータ授受を行う
プロセス入出力インターフェース（以下、ＰＩＯＩ／Ｆ
という）であり、演算制御部１はこれらによって構成さ
れている。また、２ａは演算制御装置１に対するプログ
ラミング、デバッグ処理の制御を行うプログラミングデ
バッグ処理部、２ｂは演算制御装置１内のＰ Ｐ Ｉ／
Ｆ１Ｃと通信回線で接続され、データの授受を行５ｃｐ
ｕインターフェース（以下、ＣＰＵＩ／Ｆという）、２
Ｃはプログラミングデバッグ処理部２ａの処理結果を表
示部に対して表示出力する為の表示制御部、２ｄはその
表示部、２ｅはプログラミングデバッグ処理部２ａに対
してプログラミングやデバッグ処理の内容を指示する為
の入力部である。
次に動作について説明する。ＣＰＵ１ ａはプログラム
メモリ１ｂに記憶されたユーザプログラムの内容な頭次
読み出し、内容を解釈して演算制御を行う。例えばプロ
セス入力のデータを読出す場合はプロセス入力のアドレ
スをＰＩＯＩ／Ｆ１ｅに送ると、ＰＩＯＩ／Ｆ１ｅは指
定されたアドレスのプロセス入力のデータをプロセスよ
り読出してＣＰＵ １ａへ送る。ＣＰＵ １ａは該デ
ータを受取り、演算制御を実行する。一般にＣＰＵ １
ａはインデクスレジスタというアドレシング用レジスタ
を有しており、例えば、ＬｏＡＤ ＩｗｌＯＯ（ｘ）
という表現の命令を実行することができる。ここでＬＯ
ＡＤはロード命令、Ｉｗ １００はプロセス入力ワード
の１００番地を示す。また（Ｘ）はインデクスレジスタ
によるアドレス修飾がされていることを示す。インデク
スレジスタ（Ｘ）の内容はユーザプログラムで自由に変
更することができる。
メモリ１ｂに記憶されたユーザプログラムの内容な頭次
読み出し、内容を解釈して演算制御を行う。例えばプロ
セス入力のデータを読出す場合はプロセス入力のアドレ
スをＰＩＯＩ／Ｆ１ｅに送ると、ＰＩＯＩ／Ｆ１ｅは指
定されたアドレスのプロセス入力のデータをプロセスよ
り読出してＣＰＵ １ａへ送る。ＣＰＵ １ａは該デ
ータを受取り、演算制御を実行する。一般にＣＰＵ １
ａはインデクスレジスタというアドレシング用レジスタ
を有しており、例えば、ＬｏＡＤ ＩｗｌＯＯ（ｘ）
という表現の命令を実行することができる。ここでＬＯ
ＡＤはロード命令、Ｉｗ １００はプロセス入力ワード
の１００番地を示す。また（Ｘ）はインデクスレジスタ
によるアドレス修飾がされていることを示す。インデク
スレジスタ（Ｘ）の内容はユーザプログラムで自由に変
更することができる。
上記命令例で例えば（ｘ ） ＝ ０のときはＬＯＡＤ
ＩｗｌＯＯという命令と等価になる。また（Ｘ）＝１０
のときはＬτＡＤ ＩｗｌｌＯという命令と等価にな
る。インデクスレジスタはプログラムで取扱う複数デー
タのアドレスが規則等に配列している場合に、各々デー
タに対し、規則的な演算を行う場合等に有効である。
ＩｗｌＯＯという命令と等価になる。また（Ｘ）＝１０
のときはＬτＡＤ ＩｗｌｌＯという命令と等価にな
る。インデクスレジスタはプログラムで取扱う複数デー
タのアドレスが規則等に配列している場合に、各々デー
タに対し、規則的な演算を行う場合等に有効である。
一方、入力部２ｅよりプログラミングやデバッグ指令を
入力すると、この指令はプログラミングデバッグ処理部
２ａに送られる。プログラミングデバッグ処理部２ａは
この指令を解釈して、ＣＰＵ１ａの実行できる情報に変
換後、その情報をＣＰＵ Ｉ／Ｆ ２ｂに送る。ＣＰＵ
Ｉ／Ｆ ２ｂはこの情報を通信回線を介してＰＰＩ
／ＦＩＣに送信する。
入力すると、この指令はプログラミングデバッグ処理部
２ａに送られる。プログラミングデバッグ処理部２ａは
この指令を解釈して、ＣＰＵ１ａの実行できる情報に変
換後、その情報をＣＰＵ Ｉ／Ｆ ２ｂに送る。ＣＰＵ
Ｉ／Ｆ ２ｂはこの情報を通信回線を介してＰＰＩ
／ＦＩＣに送信する。
ＣＰＵ １ａは前記情報をＰＰＩ／Ｆ１Ｃを介して受取
り、その情報に従ってプログラムメモリ１ｂ内容の変更
、読出し等を行い、結果データなｐｐＩ／Ｆｉｃ を
介してＣＰＵＩ／Ｆ２ｂ に返送する。
り、その情報に従ってプログラムメモリ１ｂ内容の変更
、読出し等を行い、結果データなｐｐＩ／Ｆｉｃ を
介してＣＰＵＩ／Ｆ２ｂ に返送する。
プログラミングデバッグ処理部２ａはＣＰ Ｕ Ｉ／Ｆ
２ｂを介して受取ったこの結果データを変換後、表示制
御部２Ｃを介して表示部２ｄＫ表示する。
２ｂを介して受取ったこの結果データを変換後、表示制
御部２Ｃを介して表示部２ｄＫ表示する。
第５図はこのような演算制御システムにて、プロセス人
力１ｗ１００ 、Ｉｗ１０２ 、Ｉｗ１０５゜ＩＷ１０
８の内容にに２０（１０進数の２０）を加算してデータ
メモリＭＷ２００〜ＭＷ２０３へ格納する際のプログラ
ミング例を示すものである。
力１ｗ１００ 、Ｉｗ１０２ 、Ｉｗ１０５゜ＩＷ１０
８の内容にに２０（１０進数の２０）を加算してデータ
メモリＭＷ２００〜ＭＷ２０３へ格納する際のプログラ
ミング例を示すものである。
従来の演算制御システムは以上のように構成されている
ので、規則的なアドレス配列データに対して規則的な演
算処理を行う際には、インデクス修飾等が可能でありた
が、一般に不規則なアドレス配列を有していることが多
いプロセス入出力データに対しては、前述の第５図に示
すような冗長なプログラムを作成する必要がありプログ
ラミング、デバッグ効率の低下を招くことがあり、また
、冗長なプログラムを作成することにより、プログラム
メモリ効率も低下するという問題点があった。
ので、規則的なアドレス配列データに対して規則的な演
算処理を行う際には、インデクス修飾等が可能でありた
が、一般に不規則なアドレス配列を有していることが多
いプロセス入出力データに対しては、前述の第５図に示
すような冗長なプログラムを作成する必要がありプログ
ラミング、デバッグ効率の低下を招くことがあり、また
、冗長なプログラムを作成することにより、プログラム
メモリ効率も低下するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、不規則なアドレス配置の複数データに対して
規則的な演算処理を行う際にも効率的なプログラミング
が可能な演算制御装置を得ることを目的とする。
たもので、不規則なアドレス配置の複数データに対して
規則的な演算処理を行う際にも効率的なプログラミング
が可能な演算制御装置を得ることを目的とする。
この発明に係る演算制御システムは、演算制御装置に、
プログラムの実行に必要な全てのプロセス入出力のアド
レス情報を記憶するマツプメモリ、プログラム実行に必
要なプロセス入出力の全データを一時記憶するイメージ
メモリ、及び、マツプメモリの情報に従ってプロセス入
出力とイメージメモリの間でデータ転送を行うマツピン
グ部を設けるとともに、プログラミング装置に、前記マ
ツプメモリの内容の編集を行うマツプ編集部、及び、マ
ツプ編集部の出力情報をマツプメモリに記憶するマツプ
情報に変換するマツプ生成部を設けたものである。
プログラムの実行に必要な全てのプロセス入出力のアド
レス情報を記憶するマツプメモリ、プログラム実行に必
要なプロセス入出力の全データを一時記憶するイメージ
メモリ、及び、マツプメモリの情報に従ってプロセス入
出力とイメージメモリの間でデータ転送を行うマツピン
グ部を設けるとともに、プログラミング装置に、前記マ
ツプメモリの内容の編集を行うマツプ編集部、及び、マ
ツプ編集部の出力情報をマツプメモリに記憶するマツプ
情報に変換するマツプ生成部を設けたものである。
この発明におけるマツプ編集部は、プロセス入出力と前
記イメージメモリの対応関係の編集を行ない、マツプ生
成部はこのマツプ編集部の出力情報を受けてこれをマツ
プ情報に変換してマツプメモリに記憶させ、マツピング
部はこのマツプメモリの情報に従ってプロセス入出力と
イメージメモリの間でデータ転送を行う。
記イメージメモリの対応関係の編集を行ない、マツプ生
成部はこのマツプ編集部の出力情報を受けてこれをマツ
プ情報に変換してマツプメモリに記憶させ、マツピング
部はこのマツプメモリの情報に従ってプロセス入出力と
イメージメモリの間でデータ転送を行う。
以下、この発明の一実施例を図について説明する。第１
図において、１，２．１ａ〜１ｅ＃２ａ＃〜２ｅは第４
図に同一符号を付した従来のものと同−又は相当部分で
あるので説明を省略する。また、１ｆはプログラムで使
用する全てのプロセス入出力データを格納する為のイメ
ージメモリで、１ｇはプロセス入力データを格納する入
力イメージメモリ、１ｈはプロセス出力データを格納す
る出力イメージメモリであり、１１は後述するマツプメ
モリの内容に従って、プロセス入出力データとイメージ
メモリ１ｆ間でデータの授受を行う為のマツピング部、
１ｊはプロセス入出力とイメージメモリ１ｆ間の対応付
けを１ワ一ド単位に行うマツプ情報が格納されるマツプ
メモリで、１にはプロセス入力データ用の入カマツブメ
モリ、１ｔはプロセス出力データ用の出カマツブメモリ
であり、これらは演算制御装置内１に備えられている。
図において、１，２．１ａ〜１ｅ＃２ａ＃〜２ｅは第４
図に同一符号を付した従来のものと同−又は相当部分で
あるので説明を省略する。また、１ｆはプログラムで使
用する全てのプロセス入出力データを格納する為のイメ
ージメモリで、１ｇはプロセス入力データを格納する入
力イメージメモリ、１ｈはプロセス出力データを格納す
る出力イメージメモリであり、１１は後述するマツプメ
モリの内容に従って、プロセス入出力データとイメージ
メモリ１ｆ間でデータの授受を行う為のマツピング部、
１ｊはプロセス入出力とイメージメモリ１ｆ間の対応付
けを１ワ一ド単位に行うマツプ情報が格納されるマツプ
メモリで、１にはプロセス入力データ用の入カマツブメ
モリ、１ｔはプロセス出力データ用の出カマツブメモリ
であり、これらは演算制御装置内１に備えられている。
また、２ｆはマツプメモリ１ｊに格納するマツプ情報作
成の元情報となるプロセス入出力とイメージメモリのワ
ード単位の対応を定義するマツプ編集部であり、２ｇは
マツプ編集部２ｆの出力情報を変換してマツプメモリ１
ｊに格納するマツプ情報を作成するマツプ生成部であり
、これらはプログラミング装置２内に備えられている。
成の元情報となるプロセス入出力とイメージメモリのワ
ード単位の対応を定義するマツプ編集部であり、２ｇは
マツプ編集部２ｆの出力情報を変換してマツプメモリ１
ｊに格納するマツプ情報を作成するマツプ生成部であり
、これらはプログラミング装置２内に備えられている。
次に動作について説明する。入力部２６に、より、マツ
プ編集部２ｆに対して指示を与えると、マツプ編集部２
ｆはプロセス入出力とイメージメモリの対応を編集する
。この際、マツプ編集部２ｆの動作結果として、表示部
２ｄには例えば第２図に示すような画面が表示されるの
で、操作者は画面を見ながら入力部２ｅを使用して編集
の操作を行う。以上の様にして編集されたプロセス入出
力とイメージメモリの対応情報は、マツプ生成部２ｇＫ
より、マツプメモリ１ｊに格納されるマツプ情報に変換
され、ＣＰ Ｕ Ｉ／Ｆ ２ｂ、 ＰＰ Ｉ／Ｆ １ｃ
を介してマツプメモリ１ｊに格納される。マツプメモリ
１ｊ内で入カマツブメモリ１ｋにはプロセス入力用のマ
ツプ情報が格納され、出カマツブメモリ１１にはプロセ
ス出力用のマツプ情報が格納される。
プ編集部２ｆに対して指示を与えると、マツプ編集部２
ｆはプロセス入出力とイメージメモリの対応を編集する
。この際、マツプ編集部２ｆの動作結果として、表示部
２ｄには例えば第２図に示すような画面が表示されるの
で、操作者は画面を見ながら入力部２ｅを使用して編集
の操作を行う。以上の様にして編集されたプロセス入出
力とイメージメモリの対応情報は、マツプ生成部２ｇＫ
より、マツプメモリ１ｊに格納されるマツプ情報に変換
され、ＣＰ Ｕ Ｉ／Ｆ ２ｂ、 ＰＰ Ｉ／Ｆ １ｃ
を介してマツプメモリ１ｊに格納される。マツプメモリ
１ｊ内で入カマツブメモリ１ｋにはプロセス入力用のマ
ツプ情報が格納され、出カマツブメモリ１１にはプロセ
ス出力用のマツプ情報が格納される。
一方、プログラムメモリ１ｂにユーザプログラムが格納
され、スタート指令が入力されるとｃｐＵｌａは演算制
御動作を開始する。ここで、一般に制御用プログラムは
定周期で起動されてサンプリング制御を行うように構成
されている。プログラムの起動時にはマツピング部１１
は、入カマツブメモリ１に、出カマツブメモリ１を内の
マツプ情報に従って、プログラムで使用する全プロセス
入出力データを、マツプ情報で規定されたイメージメモ
リ１ｆのメモリ位置に転送する。ＣＰＵ１ａがユーザプ
ログラム実行時には、イメージメモリ１ｆの内容を読出
して演算処理を行い、結果をイメージメモリ１ｆ内の出
力イメージメモリに書込む。プログラムの一回の実行が
終了すると、マツピング部１１は出力イメージメモリ１
ｈの内容データを、出カマツブメモリ１ｔの情報に従っ
てプロセス出力信号として出力する。
され、スタート指令が入力されるとｃｐＵｌａは演算制
御動作を開始する。ここで、一般に制御用プログラムは
定周期で起動されてサンプリング制御を行うように構成
されている。プログラムの起動時にはマツピング部１１
は、入カマツブメモリ１に、出カマツブメモリ１を内の
マツプ情報に従って、プログラムで使用する全プロセス
入出力データを、マツプ情報で規定されたイメージメモ
リ１ｆのメモリ位置に転送する。ＣＰＵ１ａがユーザプ
ログラム実行時には、イメージメモリ１ｆの内容を読出
して演算処理を行い、結果をイメージメモリ１ｆ内の出
力イメージメモリに書込む。プログラムの一回の実行が
終了すると、マツピング部１１は出力イメージメモリ１
ｈの内容データを、出カマツブメモリ１ｔの情報に従っ
てプロセス出力信号として出力する。
以上の様に動作するので、不規則な配列のプロセス入出
力データに対して規則的なプログラム実行を行う場合で
も、プロセス入出力データとイメージメモリ１ｆの写像
を任意に行うことができるようになり、イメージメモリ
１ｆ上に規則的な配列となるよう写像すれば、インデク
スレジスタ等を用いることにより、規則的な演算処理を
効率的にプログラミングすることが可能となる。第３図
にプロセス人力Ｉｗ １００ 、Ｉｗ１０２．Ｉｗ１０
５゜Ｉｗ１０８ の内容ＫＫ２０（１０進数の２０）
を加算し、データメモリＭｗ２００〜ＭＷ２０３へ格納
するプログラミング例を示す。
力データに対して規則的なプログラム実行を行う場合で
も、プロセス入出力データとイメージメモリ１ｆの写像
を任意に行うことができるようになり、イメージメモリ
１ｆ上に規則的な配列となるよう写像すれば、インデク
スレジスタ等を用いることにより、規則的な演算処理を
効率的にプログラミングすることが可能となる。第３図
にプロセス人力Ｉｗ １００ 、Ｉｗ１０２．Ｉｗ１０
５゜Ｉｗ１０８ の内容ＫＫ２０（１０進数の２０）
を加算し、データメモリＭｗ２００〜ＭＷ２０３へ格納
するプログラミング例を示す。
なお、上記実施例ではプロセス入出力に対してのみ、マ
ツピング処理を行ったが、データメモリに対して同じく
適用してもよく、また、プログラミングを容易にするた
めにイメージメモリの各領域にラベルを付け、プログラ
ミング時にはラベルによりイメージメモリ領域を参照す
るような機能を追加してもよい。また、上記実施例では
ワード単位でマツピングを行うものについて説明したが
、ビット単位又は他のデータ凰単位にマツピングを行な
うように構成してもよく、上記実施例と同様の効果を奏
する。
ツピング処理を行ったが、データメモリに対して同じく
適用してもよく、また、プログラミングを容易にするた
めにイメージメモリの各領域にラベルを付け、プログラ
ミング時にはラベルによりイメージメモリ領域を参照す
るような機能を追加してもよい。また、上記実施例では
ワード単位でマツピングを行うものについて説明したが
、ビット単位又は他のデータ凰単位にマツピングを行な
うように構成してもよく、上記実施例と同様の効果を奏
する。
以上のように、この発明によればマツプ編集部によって
プロセス入出力と前記イメージメモリの対応関係の編集
を行ない、このマツプ編集部の出力情報をマツプ編集部
によってマツプ情報に変換してマツプメモリに記憶させ
、マツピング部でこのマツプメモリの情報に従ってプロ
セス入出力とイメージメモリの間でデータ転送を行うよ
うに構成したので、プロセス入出力とイメージメモリの
写像を任意に行うことが可能となり、プログラミングは
イメージメモリ上のデータを対象として行われ、不規則
な配列のプロセス入出力データに対しても、規則的な演
算処理プログラムを効率的に作成することができ、プロ
グラミング、デバッグ作業の効率化、さらにはプログラ
ムメモリ効率の向上をはかることができる効果がある。
プロセス入出力と前記イメージメモリの対応関係の編集
を行ない、このマツプ編集部の出力情報をマツプ編集部
によってマツプ情報に変換してマツプメモリに記憶させ
、マツピング部でこのマツプメモリの情報に従ってプロ
セス入出力とイメージメモリの間でデータ転送を行うよ
うに構成したので、プロセス入出力とイメージメモリの
写像を任意に行うことが可能となり、プログラミングは
イメージメモリ上のデータを対象として行われ、不規則
な配列のプロセス入出力データに対しても、規則的な演
算処理プログラムを効率的に作成することができ、プロ
グラミング、デバッグ作業の効率化、さらにはプログラ
ムメモリ効率の向上をはかることができる効果がある。
第１図はこの発明の一実施例による演算制御システムを
示すブロック図、第２図はその表示部に出力される画面
例を示す説明図、第３図はそのプログラミング例を示す
説明図、第４図は従来の演算制御システムを示すブロッ
ク図、第５図はそのプログラミング例を示す説明図であ
る。 １は演算制御装置、１ｆはイメージメモリ、１１はマツ
ピング部、１ｊはマツプメモリ、２はプログラミング装
置、２ｆはマツプ編集部、２ｇはマツプ生成部。 なお、各図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 （外２名）
示すブロック図、第２図はその表示部に出力される画面
例を示す説明図、第３図はそのプログラミング例を示す
説明図、第４図は従来の演算制御システムを示すブロッ
ク図、第５図はそのプログラミング例を示す説明図であ
る。 １は演算制御装置、１ｆはイメージメモリ、１１はマツ
ピング部、１ｊはマツプメモリ、２はプログラミング装
置、２ｆはマツプ編集部、２ｇはマツプ生成部。 なお、各図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 （外２名）
Claims (1)
- 設定されたプログラムに従ってプロセス入出力信号、デ
ータの演算を行うストアードプログラム方式の演算制御
装置と、外部から与えられた指令に基づいて前記演算制
御装置にプログラムの書き込み、デバッグ処理等を行わ
せるべく指令出力するプログラミング装置によって構成
される演算制御システムにおいて、前記演算制御装置は
、プログラムの実行に必要な全てのプロセス入出力のア
ドレス情報を記憶するマップメモリと、プログラム実行
に必要な前記プロセス入出力の全データを一時記憶する
イメージメモリと、前記マップメモリの情報に従って前
記プロセス入出力と前記イメージメモリの間でデータ転
送を行うマッピング部とを備え、前記プログラミング装
置は、前記プロセス入出力と前記イメージメモリの対応
関係の編集を行うマップ編集部と、前記マップ編集部の
出力情報を受けて、これを前記マップメモリに記憶する
マップ情報に変換するマップ生成部とを備えたことを特
徴とする演算制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239377A JPS6394303A (ja) | 1986-10-09 | 1986-10-09 | 演算制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239377A JPS6394303A (ja) | 1986-10-09 | 1986-10-09 | 演算制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6394303A true JPS6394303A (ja) | 1988-04-25 |
| JPH0420481B2 JPH0420481B2 (ja) | 1992-04-03 |
Family
ID=17043871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61239377A Granted JPS6394303A (ja) | 1986-10-09 | 1986-10-09 | 演算制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6394303A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274202A (ja) * | 1988-04-27 | 1989-11-02 | Japan Tobacco Inc | ループ制御装置 |
| WO1991006900A1 (en) * | 1989-11-07 | 1991-05-16 | Fanuc Ltd | Signal transfer control system of pc |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206907A (en) * | 1981-06-15 | 1982-12-18 | Hitachi Ltd | Sequence forming device |
| JPS5911406A (ja) * | 1982-07-12 | 1984-01-21 | Toshiba Corp | プロセス計算機のオンラインシミユレ−タ |
| JPS5930108A (ja) * | 1982-08-09 | 1984-02-17 | Toyota Motor Corp | 設備の稼働制御方法 |
| JPS6011904A (ja) * | 1983-06-30 | 1985-01-22 | Ricoh Co Ltd | ２値信号処理方式 |
-
1986
- 1986-10-09 JP JP61239377A patent/JPS6394303A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206907A (en) * | 1981-06-15 | 1982-12-18 | Hitachi Ltd | Sequence forming device |
| JPS5911406A (ja) * | 1982-07-12 | 1984-01-21 | Toshiba Corp | プロセス計算機のオンラインシミユレ−タ |
| JPS5930108A (ja) * | 1982-08-09 | 1984-02-17 | Toyota Motor Corp | 設備の稼働制御方法 |
| JPS6011904A (ja) * | 1983-06-30 | 1985-01-22 | Ricoh Co Ltd | ２値信号処理方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274202A (ja) * | 1988-04-27 | 1989-11-02 | Japan Tobacco Inc | ループ制御装置 |
| WO1991006900A1 (en) * | 1989-11-07 | 1991-05-16 | Fanuc Ltd | Signal transfer control system of pc |
| US5224031A (en) * | 1989-11-07 | 1993-06-29 | Fanuc Ltd. | Signal transfer system of programmable controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0420481B2 (ja) | 1992-04-03 |
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