JPS6326898B2 - - Google Patents
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- JPS6326898B2 JPS6326898B2 JP58012528A JP1252883A JPS6326898B2 JP S6326898 B2 JPS6326898 B2 JP S6326898B2 JP 58012528 A JP58012528 A JP 58012528A JP 1252883 A JP1252883 A JP 1252883A JP S6326898 B2 JPS6326898 B2 JP S6326898B2
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- microinstruction
- condition code
- processing condition
- flag
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- 238000000034 method Methods 0.000 claims description 19
- 230000004044 response Effects 0.000 claims description 2
- 239000000470 constituent Substances 0.000 claims 1
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- 238000007796 conventional method Methods 0.000 description 1
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- 108091084679 miR-3 stem-loop Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/20—Function-generator circuits, e.g. circle generators line or curve smoothing circuits
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Image Generation (AREA)
Description
〔発明の技術分野〕
本発明は複数種の減算処理の各結果の正/負の
組合せからなる処理条件コードに従つて後続する
処理内容を決定するものに好適する処理条件コー
ド生成/設定方式に関する。 〔発明の技術的背景〕 一般にラスタースキヤン方式のデイスプレイ装
置において直線を発生する場合、Bresenhamの
DDA(Digital Differential Analyzer)方式が用
いられている。BresenhamのDDA方式では、直
線(線分)の方向を第1図に示される如くx、y
の2次元平面上で8つの方向に等分割し、下記表
のように長軸、短軸を割り当て、長軸に対して直
線の傾きが45゜以内となるようにしている。
組合せからなる処理条件コードに従つて後続する
処理内容を決定するものに好適する処理条件コー
ド生成/設定方式に関する。 〔発明の技術的背景〕 一般にラスタースキヤン方式のデイスプレイ装
置において直線を発生する場合、Bresenhamの
DDA(Digital Differential Analyzer)方式が用
いられている。BresenhamのDDA方式では、直
線(線分)の方向を第1図に示される如くx、y
の2次元平面上で8つの方向に等分割し、下記表
のように長軸、短軸を割り当て、長軸に対して直
線の傾きが45゜以内となるようにしている。
第2図から明らかなように、処理条件コードと
しての方向判断コードC2,C1,C0をソフトウエ
アで求める従来の方式では、C2,C1,C0を決定
するのに必要な3種の減算ステツプ(Δy←y1−
y0、Δx←x1−x0、S←|Δx|−|Δy|)、各減
算ステツプでの減算結果が正(零も含む)である
か否か(すなわち結果の正、負)をステータス情
報に基づいて判断し、条件分岐を行なう3種の条
件分岐ステツプ(判断ステツプ)、および当該判
断結果に応じて対応するCi(i=2、1、0)を
“0”または“1”にセツトするステツプなど多
数のステツプを実行しなければならなかつた。こ
のため、特に短い直線(線分)を数多く発生させ
る場合など(円を多角形近似で表示する場合な
ど)には、直線発生速度が著しく低下し、問題で
あつた。また、前述したように方向判断コード
C2,C1,C0をハードウエアで求める方式では、
ハード量が増加し高価格となるため問題であつ
た。 〔発明の目的〕 本発明は上記事情に鑑みてなされたものでその
目的は、BresenhamのDDA方式での方向判断コ
ードなど接続する処理内容を決定する処理条件コ
ードを、少量のハードウエアを付加するだけで高
速に設定することができる処理条件コード生成/
設定方式を提供することにある。 〔発明の概要〕 本発明は、複数種の減算処理の各結果の正/負
の相当するビツトの組合せからなる処理条件コー
ドに従つて後続する処理内容を決定するマイクロ
プログラム制御方式の処理装置において、上記処
理条件コードの一部を求めるための特定の減算マ
イクロ命令の実行時に演算部から出力されるステ
ータス情報中のキヤリーまたは符号フラグを当該
特定の減算マイクロ命令に応じてシリアル入力パ
ラレル出力シフトレジスタにシリアル入力せし
め、複数種の上記特定の減算マイクロ命令を一通
り実行し終えた段階での上記シリアル入力パラレ
ル出力シフトレジスタの内容が上記処理条件コー
ドとなるようにしたもので、複数種の特定の減算
ステツプを続けるだけで処理条件コードが求めら
れる。 〔発明の実施例〕 以下、本発明の一実施例を図面を参照して説明
する。なお本実施例はBresenhamのDDA方式の
直線発生装置に実施した場合である。第6図にお
いて、1はマイクロプログラムシーケンサ、2は
各種マイクロプログラムが格納されているマイク
ロプログラムメモリ、3は実行中のマイクロ命令
が保持されるマイクロ命令レジスタ(以下、
MIRと称する)である。4はマイクロプログラ
ムで操作可能な演算部(マイクロプログラマブル
演算ユニツト)、5はマイクロプログラムが処理
するデータが記憶されるメモリ(ローカルワーク
メモリ)である。6は演算部4の演算実行時に発
生されるステータス情報が保持されるステータス
レジスタである。上記ステータス情報はキヤリー
フラグ7と、符号フラグ8と、これらフラグ7,
8を除く例えばゼロフラグおよびオーバフローフ
ラグなどのフラグ群9とから成つている。10は
上記キヤリーフラグ7または符号フラグ8のいず
れか一方をマイクロ命令の特定ビツト(後述する
フラグ選択ビツトFLAG SEL)に応じて選択す
るマルチプレクサ、11はマルチプレクサ10の
選択出力がシリアル入力される例えば3ビツトの
シリアル入力パラレル出力シフトレジスタ(以
下、単にシフトレジスタと称する)である。シフ
トレジスタ11はマイクロ命令の特定ビツト(後
述するシフトイネーブルビツトSHIFT EN)に
よつて制御されるようになつている。12は処理
データによつて分岐するとき使用されるブランチ
ベクトルレジスタ、13は条件分岐時の条件を選
択するマルチプレクサである。 14は方向判断コードC2,C1,C0および必要
なパラメータにより直線発生を行なうハードウエ
アDDAであり、ソフトウエア(マイクロプログ
ラム)で直線発生を行なう場合には必ずしも必要
でない。15はハードウエアDDA14またはメ
モリ5から座標とデータを受け取り対応するドツ
ト情報を記憶するリフレツシユメモリ、16はリ
フレツシユメモリ15の内容を表示する表示部、
例えばCRTモニタである。17は演算部4、メ
モリ5、シフトレジスタ11、ブランチベクトル
レジスタ12、ハードウエアDDA14、および
リフレツシユメモリ15などを結合するバス(シ
ステムバス)である。なお第6図において新たに
付加された主たるハードウエアは、マルチプレク
サ10およびシフトレジスタ11である。 第7図は本実施例で適用される特定の減算マイ
クロ命令(以下SUB&SHIFTマイクロ命令と称
する)の要部のフオーマツトを示すものである。
図中Fは演算部4に対する演算指定を行なうフイ
ールド(フアンクシヨンフイールド、オペレーシ
ヨンフイールド)であり、SUB&SHIFTマイク
ロ命令では減算(SUB)が指定される。 SHIFT ENはシフトイネーブルビツトであり、
当該ビツトの有効状態に応じてマルチプレクサ1
0の選択出力がシフトレジスタ11にシフトイン
される。また、FLAG SELはフラグ選択ビツト
であり、当該ビツトの“0”、“1”に応じてマル
チプレクサ10が選択動作を行なう。 次に本発明の一実施例の動作を第8図および第
9図を参照して説明する。なお、第8図は方向判
断コードC2,C1,C0を求めるマイクロプログラ
ムのフローチヤート、第9図はシフトレジスタ1
1の状態遷移図である。本実施例ではまずC0を
求めるためにy1−y0の実行を指定するSUB&
SHIFTマイクロ命令がマイクロプログラムメモ
リ2から取り出される。このSUB&SHIFTマイ
クロ命令はMIR3に保持され、そのフイールド
Fの情報(SUB)は演算部4に導かれる。これ
により演算部4においてy1−y0が実行され、Δy
が求められる。このとき、マルチプレクサ10は
演算部4から出力されるキヤリーフラグ(ボロー
フラグ)7または符号フラグ8のいずれか一方を
SUB&SHIFTマイクロ命令中のフラグ選択ビツ
トFLAG SELに応じて選択される。このフラグ
選択ビツトFLAG SELは、y座標が無符号数値
であるときには、キヤリーフラグ7の選択を指定
するように設定されている。しかして、マルチプ
レクサ10からキヤリーフラグ7が選択され、当
該キヤリーフラグ7は第9図aに示される如くシ
フトレジスタ11に導かれる(ステツプS1)。こ
の結果、当該キヤリーフラグ7は、SUB&
SHIFTマイクロ命令中のシフトイネーブルビツ
トSHIFT EMに応じ当該命令の実行終了時に
(マシンクロツクのタイミングで)、方向判断コー
ドC0として第9図bに示される如くシフトレジ
スタ11にシフトインされる。なお、y座標が符
号付数値であるときには、符号フラグ8が選択さ
れるようにフラグ選択ビツトFLAG SELを設定
しておけばよい。 以下、同様にしてx1−x0の実行を指定する
SUB&SHIFTマイクロ命令によつてΔx(=x1−
x0)が求められると共に、当該演算結果のキヤリ
ーフラグ7が第9図cに示される如くシフトレジ
スタ11に導かれる(ステツプS2)。この結果、
当該キヤリーフラグ7は方向判断コードC1とし
て第9図dに示される如くシフトレジスタ11に
シフトインされる。次に上記ステツプS1、S2で
求められたΔy、Δxを用いて、|Δy|、|Δx|を
求める処理が行なわれ(ステツプS3)、続いて|
Δx|−|Δy|の実行を指定するSUB&SHIFT
マイクロ命令が実行される(ステツプS4)。しか
して、S(=|Δx|−|Δy|)が求められると
共に、当該演算結果のキヤリーフラグ7が第9図
eに示される如くシフトレジスタ11に導かれ
る。この結果、当該キヤリーフラグ7は、該当す
るSUB&SHIFTマイクロ命令の実行終了時に、
方向判断コードC2として第9図fに示される如
くシフトレジスタ11にシフトインされる。第9
図fから明らかなように、本実施例によれば、求
めようとした3ビツトの方向判断コードC2,C1,
C0が、ステツプS4の終了時点でシフトレジスタ
11に揃えられる。 このように本実施例によれば、y1−y0(=Δy)、
x1−x0(=Δx)、|Δx|−|Δy|(=S)の各減
算処理の実行時に演算部から発生される減算結果
の正(零も含む)/負を示すキヤリーフラグ(ボ
ローフラグ)7または符号フラグ8を方向判断コ
ードC0,C1,C2として用い、かつ当該コードC0,
C1,C2を対応するSUB&SHIFTマイクロ命令中
のシフトイネーブルビツトSHIFT ENに応じて
シフトレジスタ11に順次シフトインさせるよう
にしたので、従来例では必要であつた減算結果の
正/負の判断ステツプや、当該判断ステツプに続
く方向判断コードCi(i=0〜2)のビツト設定
ステツプなどが不要となり、高速に方向判断コー
ドC2,C1,C0を求めることができる。 上述のステツプS1〜S4の処理でシフトレジス
タ11内に設定された方向判断コードC2,C1,
C0を用いた直線座標の発生は、次の3つの方式
のいずれかによつて行なわれる。 ハードウエアによる直線座標の発生 この場合には、シフトレジスタ11の内容で
ある方向判断コードC2,C1,C0をシステムバ
ス17を介してハードウエアDDA14にセツ
トし、かつ他のパラメータも当該ハードウエア
DDA14にセツトし、しかる後ハードウエア
DDA14を起動すればよい(第3図のフロー
チヤートに相当)。 ソフトウエアによる直線座標の発生 シフトレジスタ11の内容を演算部4を用い
て一旦分岐アドレスに変換した後ブランチベク
トルレジスタ12にセツトすることにより各方
向毎のDDAルーチンに分岐し、対応するルー
チンで直線座標を発生する(第4図のフローチ
ヤートに相当)。 ソフトウエアによる直線座標の発生 シフトレジスタ11の内容をマルチプレクサ
13に入力し、DDAルーチンの中で演算と独
立にC2,C1,C0の条件判断を行ないながら直
線座標を発生する(第5図のフローチヤートに
相当)。 なお、前記実施例では、キヤリーフラグまたは
符号フラグのいずれか一方を選択するマルチプレ
クサを設け、当該マルチプレクサの選択出力をシ
フトレジスタに導くものとして説明したが、取り
扱いデータが無符号数値または符号付数値のいず
れか一方に限られるシステムにおいては、上記マ
ルチプレクサは不要となる。この場合、演算部か
ら出力されるキヤリーフラグまたは符号フラグを
直接シフトレジスタに導くようにすればよい。 また、前記実施例では、本発明をBresenham
のDDA方式における方向判断コードC2,C1,C0
を求めるものに実施した場合について説明した
が、複数種の減算処理の各結果の正/負に相当す
るビツトの組合せ情報を処理条件コードとし、当
該コードに従つて後続する処理内容を決定するも
の、例えば直線(線分)が或る枠内に入るか否か
の判定を必要とする直線のクリツピングなどにも
応用できる。 〔発明の効果〕 以上詳述したように本発明によれば、例えば
BresenhamのDDA方式での方向判断コードなど
後続する処理内容を決定する処理条件コードを少
量のハードウエアを付加するだけで高速に設定す
ることができる。
しての方向判断コードC2,C1,C0をソフトウエ
アで求める従来の方式では、C2,C1,C0を決定
するのに必要な3種の減算ステツプ(Δy←y1−
y0、Δx←x1−x0、S←|Δx|−|Δy|)、各減
算ステツプでの減算結果が正(零も含む)である
か否か(すなわち結果の正、負)をステータス情
報に基づいて判断し、条件分岐を行なう3種の条
件分岐ステツプ(判断ステツプ)、および当該判
断結果に応じて対応するCi(i=2、1、0)を
“0”または“1”にセツトするステツプなど多
数のステツプを実行しなければならなかつた。こ
のため、特に短い直線(線分)を数多く発生させ
る場合など(円を多角形近似で表示する場合な
ど)には、直線発生速度が著しく低下し、問題で
あつた。また、前述したように方向判断コード
C2,C1,C0をハードウエアで求める方式では、
ハード量が増加し高価格となるため問題であつ
た。 〔発明の目的〕 本発明は上記事情に鑑みてなされたものでその
目的は、BresenhamのDDA方式での方向判断コ
ードなど接続する処理内容を決定する処理条件コ
ードを、少量のハードウエアを付加するだけで高
速に設定することができる処理条件コード生成/
設定方式を提供することにある。 〔発明の概要〕 本発明は、複数種の減算処理の各結果の正/負
の相当するビツトの組合せからなる処理条件コー
ドに従つて後続する処理内容を決定するマイクロ
プログラム制御方式の処理装置において、上記処
理条件コードの一部を求めるための特定の減算マ
イクロ命令の実行時に演算部から出力されるステ
ータス情報中のキヤリーまたは符号フラグを当該
特定の減算マイクロ命令に応じてシリアル入力パ
ラレル出力シフトレジスタにシリアル入力せし
め、複数種の上記特定の減算マイクロ命令を一通
り実行し終えた段階での上記シリアル入力パラレ
ル出力シフトレジスタの内容が上記処理条件コー
ドとなるようにしたもので、複数種の特定の減算
ステツプを続けるだけで処理条件コードが求めら
れる。 〔発明の実施例〕 以下、本発明の一実施例を図面を参照して説明
する。なお本実施例はBresenhamのDDA方式の
直線発生装置に実施した場合である。第6図にお
いて、1はマイクロプログラムシーケンサ、2は
各種マイクロプログラムが格納されているマイク
ロプログラムメモリ、3は実行中のマイクロ命令
が保持されるマイクロ命令レジスタ(以下、
MIRと称する)である。4はマイクロプログラ
ムで操作可能な演算部(マイクロプログラマブル
演算ユニツト)、5はマイクロプログラムが処理
するデータが記憶されるメモリ(ローカルワーク
メモリ)である。6は演算部4の演算実行時に発
生されるステータス情報が保持されるステータス
レジスタである。上記ステータス情報はキヤリー
フラグ7と、符号フラグ8と、これらフラグ7,
8を除く例えばゼロフラグおよびオーバフローフ
ラグなどのフラグ群9とから成つている。10は
上記キヤリーフラグ7または符号フラグ8のいず
れか一方をマイクロ命令の特定ビツト(後述する
フラグ選択ビツトFLAG SEL)に応じて選択す
るマルチプレクサ、11はマルチプレクサ10の
選択出力がシリアル入力される例えば3ビツトの
シリアル入力パラレル出力シフトレジスタ(以
下、単にシフトレジスタと称する)である。シフ
トレジスタ11はマイクロ命令の特定ビツト(後
述するシフトイネーブルビツトSHIFT EN)に
よつて制御されるようになつている。12は処理
データによつて分岐するとき使用されるブランチ
ベクトルレジスタ、13は条件分岐時の条件を選
択するマルチプレクサである。 14は方向判断コードC2,C1,C0および必要
なパラメータにより直線発生を行なうハードウエ
アDDAであり、ソフトウエア(マイクロプログ
ラム)で直線発生を行なう場合には必ずしも必要
でない。15はハードウエアDDA14またはメ
モリ5から座標とデータを受け取り対応するドツ
ト情報を記憶するリフレツシユメモリ、16はリ
フレツシユメモリ15の内容を表示する表示部、
例えばCRTモニタである。17は演算部4、メ
モリ5、シフトレジスタ11、ブランチベクトル
レジスタ12、ハードウエアDDA14、および
リフレツシユメモリ15などを結合するバス(シ
ステムバス)である。なお第6図において新たに
付加された主たるハードウエアは、マルチプレク
サ10およびシフトレジスタ11である。 第7図は本実施例で適用される特定の減算マイ
クロ命令(以下SUB&SHIFTマイクロ命令と称
する)の要部のフオーマツトを示すものである。
図中Fは演算部4に対する演算指定を行なうフイ
ールド(フアンクシヨンフイールド、オペレーシ
ヨンフイールド)であり、SUB&SHIFTマイク
ロ命令では減算(SUB)が指定される。 SHIFT ENはシフトイネーブルビツトであり、
当該ビツトの有効状態に応じてマルチプレクサ1
0の選択出力がシフトレジスタ11にシフトイン
される。また、FLAG SELはフラグ選択ビツト
であり、当該ビツトの“0”、“1”に応じてマル
チプレクサ10が選択動作を行なう。 次に本発明の一実施例の動作を第8図および第
9図を参照して説明する。なお、第8図は方向判
断コードC2,C1,C0を求めるマイクロプログラ
ムのフローチヤート、第9図はシフトレジスタ1
1の状態遷移図である。本実施例ではまずC0を
求めるためにy1−y0の実行を指定するSUB&
SHIFTマイクロ命令がマイクロプログラムメモ
リ2から取り出される。このSUB&SHIFTマイ
クロ命令はMIR3に保持され、そのフイールド
Fの情報(SUB)は演算部4に導かれる。これ
により演算部4においてy1−y0が実行され、Δy
が求められる。このとき、マルチプレクサ10は
演算部4から出力されるキヤリーフラグ(ボロー
フラグ)7または符号フラグ8のいずれか一方を
SUB&SHIFTマイクロ命令中のフラグ選択ビツ
トFLAG SELに応じて選択される。このフラグ
選択ビツトFLAG SELは、y座標が無符号数値
であるときには、キヤリーフラグ7の選択を指定
するように設定されている。しかして、マルチプ
レクサ10からキヤリーフラグ7が選択され、当
該キヤリーフラグ7は第9図aに示される如くシ
フトレジスタ11に導かれる(ステツプS1)。こ
の結果、当該キヤリーフラグ7は、SUB&
SHIFTマイクロ命令中のシフトイネーブルビツ
トSHIFT EMに応じ当該命令の実行終了時に
(マシンクロツクのタイミングで)、方向判断コー
ドC0として第9図bに示される如くシフトレジ
スタ11にシフトインされる。なお、y座標が符
号付数値であるときには、符号フラグ8が選択さ
れるようにフラグ選択ビツトFLAG SELを設定
しておけばよい。 以下、同様にしてx1−x0の実行を指定する
SUB&SHIFTマイクロ命令によつてΔx(=x1−
x0)が求められると共に、当該演算結果のキヤリ
ーフラグ7が第9図cに示される如くシフトレジ
スタ11に導かれる(ステツプS2)。この結果、
当該キヤリーフラグ7は方向判断コードC1とし
て第9図dに示される如くシフトレジスタ11に
シフトインされる。次に上記ステツプS1、S2で
求められたΔy、Δxを用いて、|Δy|、|Δx|を
求める処理が行なわれ(ステツプS3)、続いて|
Δx|−|Δy|の実行を指定するSUB&SHIFT
マイクロ命令が実行される(ステツプS4)。しか
して、S(=|Δx|−|Δy|)が求められると
共に、当該演算結果のキヤリーフラグ7が第9図
eに示される如くシフトレジスタ11に導かれ
る。この結果、当該キヤリーフラグ7は、該当す
るSUB&SHIFTマイクロ命令の実行終了時に、
方向判断コードC2として第9図fに示される如
くシフトレジスタ11にシフトインされる。第9
図fから明らかなように、本実施例によれば、求
めようとした3ビツトの方向判断コードC2,C1,
C0が、ステツプS4の終了時点でシフトレジスタ
11に揃えられる。 このように本実施例によれば、y1−y0(=Δy)、
x1−x0(=Δx)、|Δx|−|Δy|(=S)の各減
算処理の実行時に演算部から発生される減算結果
の正(零も含む)/負を示すキヤリーフラグ(ボ
ローフラグ)7または符号フラグ8を方向判断コ
ードC0,C1,C2として用い、かつ当該コードC0,
C1,C2を対応するSUB&SHIFTマイクロ命令中
のシフトイネーブルビツトSHIFT ENに応じて
シフトレジスタ11に順次シフトインさせるよう
にしたので、従来例では必要であつた減算結果の
正/負の判断ステツプや、当該判断ステツプに続
く方向判断コードCi(i=0〜2)のビツト設定
ステツプなどが不要となり、高速に方向判断コー
ドC2,C1,C0を求めることができる。 上述のステツプS1〜S4の処理でシフトレジス
タ11内に設定された方向判断コードC2,C1,
C0を用いた直線座標の発生は、次の3つの方式
のいずれかによつて行なわれる。 ハードウエアによる直線座標の発生 この場合には、シフトレジスタ11の内容で
ある方向判断コードC2,C1,C0をシステムバ
ス17を介してハードウエアDDA14にセツ
トし、かつ他のパラメータも当該ハードウエア
DDA14にセツトし、しかる後ハードウエア
DDA14を起動すればよい(第3図のフロー
チヤートに相当)。 ソフトウエアによる直線座標の発生 シフトレジスタ11の内容を演算部4を用い
て一旦分岐アドレスに変換した後ブランチベク
トルレジスタ12にセツトすることにより各方
向毎のDDAルーチンに分岐し、対応するルー
チンで直線座標を発生する(第4図のフローチ
ヤートに相当)。 ソフトウエアによる直線座標の発生 シフトレジスタ11の内容をマルチプレクサ
13に入力し、DDAルーチンの中で演算と独
立にC2,C1,C0の条件判断を行ないながら直
線座標を発生する(第5図のフローチヤートに
相当)。 なお、前記実施例では、キヤリーフラグまたは
符号フラグのいずれか一方を選択するマルチプレ
クサを設け、当該マルチプレクサの選択出力をシ
フトレジスタに導くものとして説明したが、取り
扱いデータが無符号数値または符号付数値のいず
れか一方に限られるシステムにおいては、上記マ
ルチプレクサは不要となる。この場合、演算部か
ら出力されるキヤリーフラグまたは符号フラグを
直接シフトレジスタに導くようにすればよい。 また、前記実施例では、本発明をBresenham
のDDA方式における方向判断コードC2,C1,C0
を求めるものに実施した場合について説明した
が、複数種の減算処理の各結果の正/負に相当す
るビツトの組合せ情報を処理条件コードとし、当
該コードに従つて後続する処理内容を決定するも
の、例えば直線(線分)が或る枠内に入るか否か
の判定を必要とする直線のクリツピングなどにも
応用できる。 〔発明の効果〕 以上詳述したように本発明によれば、例えば
BresenhamのDDA方式での方向判断コードなど
後続する処理内容を決定する処理条件コードを少
量のハードウエアを付加するだけで高速に設定す
ることができる。
第1図はBresenhamのDDA方式において8つ
に分けられた直線方向を示す図、第2図は方向判
断コードを求めるための従来の処理ルーチンを示
すフローチヤート、第3図乃至第5図は方向判断
コードを用いて直線発生を行なう処理ルーチンを
示すフローチヤート、第6図は本発明が適用され
る直線発生装置の一実施例を示すブロツク構成
図、第7図は上記実施例で適用されるマイクロ命
令のフオーマツトを示す図、第8図は動作を説明
するためのフローチヤート、第9図はシフトレジ
スタの内容の状態遷移図である。 2……マイクロプログラムメモリ、4……演算
部、7……キヤリーフラグ、8……符号フラグ、
11……シリアル入力パラレル出力シフトレジス
タ、14……ハードウエアDDA。
に分けられた直線方向を示す図、第2図は方向判
断コードを求めるための従来の処理ルーチンを示
すフローチヤート、第3図乃至第5図は方向判断
コードを用いて直線発生を行なう処理ルーチンを
示すフローチヤート、第6図は本発明が適用され
る直線発生装置の一実施例を示すブロツク構成
図、第7図は上記実施例で適用されるマイクロ命
令のフオーマツトを示す図、第8図は動作を説明
するためのフローチヤート、第9図はシフトレジ
スタの内容の状態遷移図である。 2……マイクロプログラムメモリ、4……演算
部、7……キヤリーフラグ、8……符号フラグ、
11……シリアル入力パラレル出力シフトレジス
タ、14……ハードウエアDDA。
Claims (1)
- 【特許請求の範囲】 1 複数種の減算処理の各結果の正/負に相当す
るビツトの組合せからなる処理条件コードに従つ
て後続する処理内容を決定するマイクロプログラ
ム制御方式の処理装置において、 上記複数種の減算処理を実行するための特定減
算マイクロ命令群を有し上記処理条件コードを生
成/設定するための特定マイクロプログラムを含
む各種マイクロプログラムを格納するマイクロプ
ログラムメモリと、 このマイクロプログラムメモリから読み出され
るマイクロ命令に従つて演算を行なうと共にキヤ
リーフラグおよび符号フラグを含むステータス情
報を出力する演算部と、 上記マイクロプログラムメモリから読み出され
た上記マイクロ命令が上記特定減算マイクロ命令
である場合に上記演算部から出力される上記ステ
ータス情報中の上記キヤリーフラグおよび符号フ
ラグのうちの1つを上記処理条件コードの1構成
ビツトとしてシリアル入力するシリアル入力パラ
レル出力シフトレジスタと、 を具備し、 一連の上記特定減算マイクロ命令群の実行終了
時における上記シリアル入力パラレル出力シフト
レジスタの設定内容が上記処理条件コードとなる
ようにしたことを特徴とする処理条件コード生
成/設定方式。 2 上記特定減算マイクロ命令が上記シリアル入
力パラレル出力シフトレジスタのシリアル入力動
作を制御するためのシフトイネーブルビツトを含
んでおり、上記シリアル入力パラレル出力シフト
レジスタは上記マイクロプログラムメモリから読
み出されたマイクロ命令が上記特定減算マイクロ
命令である場合に、同マイクロ命令中の上記シフ
トイネーブルビツトに応じて1ビツトのシリアル
入力動作を行なうことを特徴とする特許請求の範
囲第1項記載の処理条件コード生成/設定方式。 3 上記演算部から出力される上記ステータス情
報中の上記キヤリーフラグおよび符号フラグを入
力し、その入力フラグのいずれか一方を上記シリ
アル入力パラレル出力シフトレジスタのシリアル
入力端子に選択出力するマルチプレクサを備えて
いることを特徴とする特許請求の範囲第2項記載
の処理条件コード生成/設定方式。 4 上記特定減算マイクロ命令が上記マルチプレ
クサの選択制御信号に供されるフラグ選択ビツト
を含んでおり、上記マルチプレクサは上記マイク
ロプログラムメモリから読み出されたマイクロ命
令が上記特定減算マイクロ命令である場合に、同
マイクロ命令中の上記フラグ選択ビツトに応じて
選択動作を行なうことを特徴とする特許請求の範
囲第3項記載の処理条件コード生成/設定方式。 5 上記条件コードが始点P0(x0、y0)と終
点P1(x1、y1)とを結ぶ直線に関する3ビツ
トの方向判断コードである特許請求の範囲第1項
乃至第4項のいずれかに記載の処理条件コード生
成/設定方式。 6 上記特定減算マイクロ命令群が、上記終点P
1のy座標y1と上記始点P0のy座標値y0との
差Δxを求めるための第1マイクロ命令、上記終
点P1のx座標値x1と上記始点P0のx座標値x0と
の差Δyを求めるための第2マイクロ命令、およ
び上記Δxの絶対値|Δx|と上記Δyの絶対値|
Δy|との差Sを求めるための第3マイクロ命令
の3マイクロ命令である特許請求の範囲第5項記
載の処理条件コード生成/設定方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58012528A JPS59149541A (ja) | 1983-01-28 | 1983-01-28 | 処理条件コード生成/設定方式 |
US06/573,715 US4608660A (en) | 1983-01-28 | 1984-01-25 | Data processing system with condition data setting function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58012528A JPS59149541A (ja) | 1983-01-28 | 1983-01-28 | 処理条件コード生成/設定方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59149541A JPS59149541A (ja) | 1984-08-27 |
JPS6326898B2 true JPS6326898B2 (ja) | 1988-06-01 |
Family
ID=11807827
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58012528A Granted JPS59149541A (ja) | 1983-01-28 | 1983-01-28 | 処理条件コード生成/設定方式 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4608660A (ja) |
JP (1) | JPS59149541A (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62257526A (ja) * | 1986-04-30 | 1987-11-10 | Mitsubishi Electric Corp | 算術論理演算装置 |
JPH07122845B2 (ja) * | 1986-11-06 | 1995-12-25 | 日本電気株式会社 | 演算装置 |
FR2612664B1 (fr) * | 1987-03-18 | 1989-07-13 | Texas Instruments France | Procede de trace graphique point par point d'une courbe fermee du second degre et dispositif pour sa mise en oeuvre |
US4855935A (en) * | 1987-05-08 | 1989-08-08 | Sun Microsystems, Inc. | Method and apparatus for rendering vectors using bresenham parameters |
US4888722A (en) * | 1987-07-02 | 1989-12-19 | General Datacomm, Inc. | Parallel arithmetic-logic unit for as an element of digital signal processor |
US4926355A (en) * | 1987-07-02 | 1990-05-15 | General Datacomm, Inc. | Digital signal processor architecture with an ALU and a serial processing section operating in parallel |
EP0305034B1 (en) * | 1987-07-30 | 1995-11-22 | Tektronix, Inc. | Method and apparatus for incremental computation of a linear function |
US4890253A (en) * | 1988-12-28 | 1989-12-26 | International Business Machines Corporation | Predetermination of result conditions of decimal operations |
US5471593A (en) * | 1989-12-11 | 1995-11-28 | Branigin; Michael H. | Computer processor with an efficient means of executing many instructions simultaneously |
JPH0772864B2 (ja) * | 1990-05-11 | 1995-08-02 | パイオニア株式会社 | ディジタル信号プロセッサ |
US5287522A (en) * | 1990-06-29 | 1994-02-15 | Bull Hn Information Systems, Inc. | External procedure invocation apparatus utilizing internal branch vector interrupts and vector address generation, in a RISC chip |
US5781457A (en) * | 1994-03-08 | 1998-07-14 | Exponential Technology, Inc. | Merge/mask, rotate/shift, and boolean operations from two instruction sets executed in a vectored mux on a dual-ALU |
US5751614A (en) * | 1994-03-08 | 1998-05-12 | Exponential Technology, Inc. | Sign-extension merge/mask, rotate/shift, and boolean operations executed in a vectored mux on an ALU |
US5442577A (en) * | 1994-03-08 | 1995-08-15 | Exponential Technology, Inc. | Sign-extension of immediate constants in an alu |
TW342483B (en) * | 1997-11-14 | 1998-10-11 | Winbond Electronics Corp | Serial in-circuit emulator architecture |
JP2003216418A (ja) * | 2002-01-25 | 2003-07-31 | Oki Electric Ind Co Ltd | 演算回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57200087A (en) * | 1981-06-03 | 1982-12-08 | Matsushita Electric Ind Co Ltd | Vector generation circuit |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4041461A (en) * | 1975-07-25 | 1977-08-09 | International Business Machines Corporation | Signal analyzer system |
JPS5833572B2 (ja) * | 1977-10-21 | 1983-07-20 | 株式会社東芝 | 情報処理方式 |
US4202035A (en) * | 1977-11-25 | 1980-05-06 | Mcdonnell Douglas Corporation | Modulo addressing apparatus for use in a microprocessor |
US4272808A (en) * | 1979-05-21 | 1981-06-09 | Sperry Corporation | Digital graphics generation system |
-
1983
- 1983-01-28 JP JP58012528A patent/JPS59149541A/ja active Granted
-
1984
- 1984-01-25 US US06/573,715 patent/US4608660A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57200087A (en) * | 1981-06-03 | 1982-12-08 | Matsushita Electric Ind Co Ltd | Vector generation circuit |
Also Published As
Publication number | Publication date |
---|---|
US4608660A (en) | 1986-08-26 |
JPS59149541A (ja) | 1984-08-27 |
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