JPS6162902A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
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- JPS6162902A JPS6162902A JP18571684A JP18571684A JPS6162902A JP S6162902 A JPS6162902 A JP S6162902A JP 18571684 A JP18571684 A JP 18571684A JP 18571684 A JP18571684 A JP 18571684A JP S6162902 A JPS6162902 A JP S6162902A
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- stack
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13083—Jumps
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野の説明］
本発明は、ラダーダイアグラムで表現されるシーケンス
命令を実行するプログラマブルコントローラにおいて、
特に命令数を減少させ、処理系を簡単化したプログラマ
ブルコントローラに関する。
命令を実行するプログラマブルコントローラにおいて、
特に命令数を減少させ、処理系を簡単化したプログラマ
ブルコントローラに関する。
［発明の技術的背崇とその問題点］
近年のプロセス制御においては、その制御手段としてブ
［コグウマフルコン１〜〇−ラ（以） ＰＣと略称する
）が中心的な存在であり、ラダーダイアグラムで表１９
されるシーケンス命令を実行ＪるＰＣ，即ち、リレーシ
ンボルを使用してプログラミングを行うＰＣにおいては
、処理方式は大ぎく２つに分【ノられる。１つは１−ス
タック処理方式と称されるものであり、他の１つは２−
スタック処理方式と称されるものである。以下、上記両
方式を詳細に説明する。
［コグウマフルコン１〜〇−ラ（以） ＰＣと略称する
）が中心的な存在であり、ラダーダイアグラムで表１９
されるシーケンス命令を実行ＪるＰＣ，即ち、リレーシ
ンボルを使用してプログラミングを行うＰＣにおいては
、処理方式は大ぎく２つに分【ノられる。１つは１−ス
タック処理方式と称されるものであり、他の１つは２−
スタック処理方式と称されるものである。以下、上記両
方式を詳細に説明する。
１−スタック処理方式は、ある時点での命令の出力（Ｏ
ＮかＯＦＦかの信号）を記憶しておく為の１ビツトのレ
ジスタ（以下、ＢＲレジスタと称する）と、分流、合流
処理の為のスタック（１−Ｉ ＦＯ： １−ａｓｔ −
ｉｎ Ｆｉｒｓｔ−ｏｔ＋ｔ ツメ−Ｅ’Ｊ ）を持
っている。１−スタック処理方式の動作例のプログラム
を第７図に示づ、また第７図にお（プる記号の対応表を
第８図でＴＡｌにて示し、この対応表ＴＡ１にお（〕る
命令の機能の対応表を第９図でＴＡ２にて示づ。
ＮかＯＦＦかの信号）を記憶しておく為の１ビツトのレ
ジスタ（以下、ＢＲレジスタと称する）と、分流、合流
処理の為のスタック（１−Ｉ ＦＯ： １−ａｓｔ −
ｉｎ Ｆｉｒｓｔ−ｏｔ＋ｔ ツメ−Ｅ’Ｊ ）を持
っている。１−スタック処理方式の動作例のプログラム
を第７図に示づ、また第７図にお（プる記号の対応表を
第８図でＴＡｌにて示し、この対応表ＴＡ１にお（〕る
命令の機能の対応表を第９図でＴＡ２にて示づ。
第７図乃至第８図に示すように、１−スタック処理方式
では、プロゲラミンクする際に、どこでスタックの内容
をブツシュしたり、ホップしたりするかを常に意識して
おく必要がある。尚、一般に、スタックにデータを１つ
ずつ押込んで行く動作をブツシュと称し、これとは逆に
取出す動作をホップと称している。又、スタックが１つ
しかないので、第１０図に示すようなプログラムは実行
不可能であり、従って第１０図に示すプログラムを第１
１図に示１様に虐き替える必要がある。このように、１
−スタック処理方式は構成は簡単だが自由度に欠ける欠
点がある。
では、プロゲラミンクする際に、どこでスタックの内容
をブツシュしたり、ホップしたりするかを常に意識して
おく必要がある。尚、一般に、スタックにデータを１つ
ずつ押込んで行く動作をブツシュと称し、これとは逆に
取出す動作をホップと称している。又、スタックが１つ
しかないので、第１０図に示すようなプログラムは実行
不可能であり、従って第１０図に示すプログラムを第１
１図に示１様に虐き替える必要がある。このように、１
−スタック処理方式は構成は簡単だが自由度に欠ける欠
点がある。
次に２−スタック処理方式について説明する。
即ち、２−スタック処理方式では分流および合流の処理
用に各々独立したスタックを持っており、合流点ではそ
の点での出力の情報を合流スタックにブツシュし、合流
時にそのデータをホップする。
用に各々独立したスタックを持っており、合流点ではそ
の点での出力の情報を合流スタックにブツシュし、合流
時にそのデータをホップする。
分流時にはその時点での出力を分流スタックにブツシュ
しておき、分流先でそのデータをホップする。２−スタ
ック処理方式の動作例のプログラムを第１２図に示す。
しておき、分流先でそのデータをホップする。２−スタ
ック処理方式の動作例のプログラムを第１２図に示す。
第１３図の対応表ＴＡ３にて２−スタック５Ｉ！ｌ埋方
式での命令（ロード命令とＡ接点命令のみ）の処理内容
を示す。第１３図から分るように、通常の２−スタック
処理方式では、分流、合流の全てのパターンが命令とし
て完備されている為に、プログラミングの自由度が高く
、ラダーダイアグラムで表わされたりレーシンケンスを
そのままの形でプログラミングできるという利点がある
。しかし乍ら、命令数が多くなるのが欠点である。最近
のＰＣではシーケンス命令の他に、演弊命令七持つのが
普通であるから、その為の命令コードも必要となるが、
語長により命令コードの数は制限されているのでシーケ
ンス命令の残りを演算命令が使用することになり、２−
スタック処理方式の場合には演算命令の神類をふやしに
くいということになる。
式での命令（ロード命令とＡ接点命令のみ）の処理内容
を示す。第１３図から分るように、通常の２−スタック
処理方式では、分流、合流の全てのパターンが命令とし
て完備されている為に、プログラミングの自由度が高く
、ラダーダイアグラムで表わされたりレーシンケンスを
そのままの形でプログラミングできるという利点がある
。しかし乍ら、命令数が多くなるのが欠点である。最近
のＰＣではシーケンス命令の他に、演弊命令七持つのが
普通であるから、その為の命令コードも必要となるが、
語長により命令コードの数は制限されているのでシーケ
ンス命令の残りを演算命令が使用することになり、２−
スタック処理方式の場合には演算命令の神類をふやしに
くいということになる。
［発明の目的］
本発明は上記事情にもとづ゛いてなされたちので、その
目的どするところは、２−スタック処理方式のプログラ
ミングの自由度はそのままとし、命令数を半減させ、処
理系を簡素化したプログラマブルコントローラを提供す
ることを目的とする。
目的どするところは、２−スタック処理方式のプログラ
ミングの自由度はそのままとし、命令数を半減させ、処
理系を簡素化したプログラマブルコントローラを提供す
ることを目的とする。
［発明の概要］
本発明によるプログラマブルコンＩ・ローラは、上記目
的を達成するために、命令の分流処理用の第１の記憶装
置と、命令の合流処理用の第２の記憶装置と、命令の合
流点での出力の情報を、該合流点ではなく分流先の命令
により上記第２の記憶装置に記憶させる手段を具備した
ことを特徴とする。
的を達成するために、命令の分流処理用の第１の記憶装
置と、命令の合流処理用の第２の記憶装置と、命令の合
流点での出力の情報を、該合流点ではなく分流先の命令
により上記第２の記憶装置に記憶させる手段を具備した
ことを特徴とする。
［発明の実施例コ
以下本発明に係るプログラマブルコントローラを第１図
に示す一実施例に従い説明する。
に示す一実施例に従い説明する。
第１図に実施例のＰＣ（プログラマブルコンローラ）の
構成を示す。１はシーケンス演算部であり、このシーケ
ンス演篩部１はシーケンス演算回路１−１、分流スタッ
ク１−２、合流スタック１−３、ＢＲレジスタ１−４、
命令デコーダ１−５、プログラミング１−６、命令レジ
スタ１−１、データレジスタ１−８から成る。２はクロ
ック作成回路である。
構成を示す。１はシーケンス演算部であり、このシーケ
ンス演篩部１はシーケンス演算回路１−１、分流スタッ
ク１−２、合流スタック１−３、ＢＲレジスタ１−４、
命令デコーダ１−５、プログラミング１−６、命令レジ
スタ１−１、データレジスタ１−８から成る。２はクロ
ック作成回路である。
３はＩ 、／ ０８とデータメモリ５との間で入出力を
行う入出力制御回路である。４はプログラムメモリであ
り、５はデバイスの情報を持つデータメモリである。こ
こで、デバイスとは、リレーやスイッチのＯＮ、ＯＦＦ
の情報を記憶しているメモリを指す。６はそれらを接続
するメモリバスＣあり、７はＩｌｏと入出力制御回路３
を接続するＩ１０バスであり、８はＩ 、／ Ｏである
。
行う入出力制御回路である。４はプログラムメモリであ
り、５はデバイスの情報を持つデータメモリである。こ
こで、デバイスとは、リレーやスイッチのＯＮ、ＯＦＦ
の情報を記憶しているメモリを指す。６はそれらを接続
するメモリバスＣあり、７はＩｌｏと入出力制御回路３
を接続するＩ１０バスであり、８はＩ 、／ Ｏである
。
以下に本実施例のＰＣ（プログラマブルコン［・ローラ
）のシーケンス演篩部１の動作について説明する。
）のシーケンス演篩部１の動作について説明する。
第２図の対応表ＴＡ１１に本ＰＣのロード命令と△接点
命令の機能を示す。ここで特徴となっているのは、命令
の右下に分岐のある命令、即ち、合流スタックへのブツ
シュを示すがないことである。そしてＮｏ、６．８の命
令で合流スタックへのブツシュを行う様になっている。
命令の機能を示す。ここで特徴となっているのは、命令
の右下に分岐のある命令、即ち、合流スタックへのブツ
シュを示すがないことである。そしてＮｏ、６．８の命
令で合流スタックへのブツシュを行う様になっている。
この様に分岐の表現を１つ減らす事により、第１４図の
対応表ＴＡ４．第１５図の対応表ＴＡ５にて示す通常の
２−スタック処理方式の場合に比べて命令の数は半分に
なり、これはＢ接点や微分接点でも同様であってプログ
ラミングの自由度は全く変わりない。
対応表ＴＡ４．第１５図の対応表ＴＡ５にて示す通常の
２−スタック処理方式の場合に比べて命令の数は半分に
なり、これはＢ接点や微分接点でも同様であってプログ
ラミングの自由度は全く変わりない。
第１図においてシーケンス演碑部１は、プログラムカウ
ンタ１−６の示すアドレスを使用してプログラムメモリ
４から命令コードを読み出し、命令レジスタ１−７にス
］〜アする。命令デコーダ１−６は命令レジスタ１−７
にストアされた命令コードを解釈して、命令の種類をシ
ーケンス演綽回路１−１に伝える。シーケンス演綽回路
１−１は命令の種類に応じて、データメモリ５からデー
タレジスタ１−８を介してデバイスのデータを読み取っ
たり、分流スタック１−２や合流スタック１−３のシフ
ト方向や、それらに入力するデータを決定したり、ＢＲ
レジスタ１−４にストアする出力を決定したりする。例
えば命令がＡ接点命令であったとすれば、シーケンス演
障回路１−１は第２図の対応表ＴＡ１１に示すような動
作をする。
ンタ１−６の示すアドレスを使用してプログラムメモリ
４から命令コードを読み出し、命令レジスタ１−７にス
］〜アする。命令デコーダ１−６は命令レジスタ１−７
にストアされた命令コードを解釈して、命令の種類をシ
ーケンス演綽回路１−１に伝える。シーケンス演綽回路
１−１は命令の種類に応じて、データメモリ５からデー
タレジスタ１−８を介してデバイスのデータを読み取っ
たり、分流スタック１−２や合流スタック１−３のシフ
ト方向や、それらに入力するデータを決定したり、ＢＲ
レジスタ１−４にストアする出力を決定したりする。例
えば命令がＡ接点命令であったとすれば、シーケンス演
障回路１−１は第２図の対応表ＴＡ１１に示すような動
作をする。
次に第４図に示すプログラムの動作例、第５図に示す対
応表ＴＡ１３及び第６図に示す対応表ＴＡ１４を参照し
て本ＰＣの分流、合流の処理について説明する。第４図
の回路では、分流スタックが２段、合流スタックが１段
使用される。各命令の１の番号は命令の実行順序を示し
ている。
応表ＴＡ１３及び第６図に示す対応表ＴＡ１４を参照し
て本ＰＣの分流、合流の処理について説明する。第４図
の回路では、分流スタックが２段、合流スタックが１段
使用される。各命令の１の番号は命令の実行順序を示し
ている。
まず、１のロー１・命令では、母線の状態（Ａ）にデバ
イスＤ１の状態を演綽して（Ｂ）を出力する。ここでは
母線の状態はＯＮとしている。この時母線の状態（Ａ）
を分流スタックにブツシュしておく。
イスＤ１の状態を演綽して（Ｂ）を出力する。ここでは
母線の状態はＯＮとしている。この時母線の状態（Ａ）
を分流スタックにブツシュしておく。
次に２の命令を実行するのであるが、実行順序からも分
るように、命令４，６の入力は命令２と同じ（Ｒ）を使
用する。（Ｂ）の値はＢＲに保持されているが、これは
命令の実行により朗々と変化する。従ってこの時のＢＲ
レジスタの内容を保存する必要がある。これに分流スタ
ックが使用さ゛れるのである。従って命令２実行後、分
流スタックの内容は第５図に示７１様になっている。
るように、命令４，６の入力は命令２と同じ（Ｒ）を使
用する。（Ｂ）の値はＢＲに保持されているが、これは
命令の実行により朗々と変化する。従ってこの時のＢＲ
レジスタの内容を保存する必要がある。これに分流スタ
ックが使用さ゛れるのである。従って命令２実行後、分
流スタックの内容は第５図に示７１様になっている。
命令３は命令２の出力を入力として（Ｃ）を出力する。
ここで命令８の入力（Ｆ）を兄てみる。
入力（Ｆ）は出力（Ｃ）（Ｄ）（Ｅ）の論理和である。
しかし、（Ｃ）の状態は、ＢＲレジスタは１個だ（）な
ので命令４以後の実行で変化させられる可能性がある。
ので命令４以後の実行で変化させられる可能性がある。
従って、この場合には（Ｃ）の状態を保存する必要が生
じ、これに合流スタックを使用する。ここで特徴といえ
る点は、合流スタックへのブツシュは命令３により行わ
れるのではなく、命令４で行われる、という点である。
じ、これに合流スタックを使用する。ここで特徴といえ
る点は、合流スタックへのブツシュは命令３により行わ
れるのではなく、命令４で行われる、という点である。
つまり、本実施例のＰＣでは、合流スタックへのブツシ
ュすべきデータを出力した命令ではなく、それを変化さ
せる可能性のある命令で行われるのである。
ュすべきデータを出力した命令ではなく、それを変化さ
せる可能性のある命令で行われるのである。
命令４は分流スタックの最新データ（ここでは（Ｂ））
を入力とするが、分流スタックを変化させはしない。こ
こで命令３の出力（Ｃ）が合流スタックにブツシュされ
る。
を入力とするが、分流スタックを変化させはしない。こ
こで命令３の出力（Ｃ）が合流スタックにブツシュされ
る。
命令５は命令４の出力を入力として実行される。
ここでは命令５の出力は本来の出力（Ｄ＞と、命令３の
出力（Ｃ）の論理和としなければならない。
出力（Ｃ）の論理和としなければならない。
そこで命令５では本来の出力（Ｄ）と、合流スタックの
最新データ（ここでは（Ｃ））の論理和を出力とし、そ
の後合流スタックを１ビット左シフト即ち、ホップさせ
ておく。
最新データ（ここでは（Ｃ））の論理和を出力とし、そ
の後合流スタックを１ビット左シフト即ち、ホップさせ
ておく。
命令６は分流スタックの最新データ（ここでは（Ｂ））
を入力とづる。この後、分流スタックのデータを使用す
る命令はないので、（Ｂ）のデータをホップして分流ス
タックより取り除いておく。
を入力とづる。この後、分流スタックのデータを使用す
る命令はないので、（Ｂ）のデータをホップして分流ス
タックより取り除いておく。
又、命令５の出力を合流スタックにブツシュする。
命令７は命令６の出力を入力として実行される。
ここで命令７の出力は本来の出力（Ｅ）と、命令５の出
力即ち、命令３と命令５の出力の論理和との論理和でな
（ｊればならない。そこで命令７では本来の出力（Ｅ）
と、合流スタックの最新データ（ここでは（Ｃ）＋ （
Ｄ＞）の論理和を出力とし、その１１（Ｃ）＋（Ｄ）の
データをホップして合流スタックより除く。命令８の入
力（Ｆ）は命令３゜５．７の論理和となっている。
力即ち、命令３と命令５の出力の論理和との論理和でな
（ｊればならない。そこで命令７では本来の出力（Ｅ）
と、合流スタックの最新データ（ここでは（Ｃ）＋ （
Ｄ＞）の論理和を出力とし、その１１（Ｃ）＋（Ｄ）の
データをホップして合流スタックより除く。命令８の入
力（Ｆ）は命令３゜５．７の論理和となっている。
以上の様にして分流、合流が処理される。
プログラミングの自由度は通常の２−スタック処理方式
と何ら変わりない。ところで第５図の最後で、分流スタ
ックに（△）というデータが残っているが、これは次の
理由による。即ち、第１２図に示した回路を本ＰＣで処
理づる場合の命令は第１３図に示しである。ここで命令
３は通常の２−スタック処理方式の場合と違ってロード
命令ではない。これは本実施例のＰＣでは命令２の出力
を合流スタックにブツシュさせる為に、第２図に示すＮ
Ｏ，５の命令を使用する必要がある為である。
と何ら変わりない。ところで第５図の最後で、分流スタ
ックに（△）というデータが残っているが、これは次の
理由による。即ち、第１２図に示した回路を本ＰＣで処
理づる場合の命令は第１３図に示しである。ここで命令
３は通常の２−スタック処理方式の場合と違ってロード
命令ではない。これは本実施例のＰＣでは命令２の出力
を合流スタックにブツシュさせる為に、第２図に示すＮ
Ｏ，５の命令を使用する必要がある為である。
そこで第１２図及び第１３図の命令３の入力を母線の状
態と一致させる為に、命令１のロード命令であらかじめ
母線の状態を分流スタックにブツシュしておくようにし
である。つまり本ＰＣでは第１２図の様に母線から並列
に入力をとっている回路は、１ｍのＯ−ド命令からの分
流回路として解釈するのである。
態と一致させる為に、命令１のロード命令であらかじめ
母線の状態を分流スタックにブツシュしておくようにし
である。つまり本ＰＣでは第１２図の様に母線から並列
に入力をとっている回路は、１ｍのＯ−ド命令からの分
流回路として解釈するのである。
なお、これまでの説明にはＡ接点のみを使用したが、Ｂ
接点や微分接点を使用しても以上の効果が全く同じであ
ることは言うまでもない。
接点や微分接点を使用しても以上の効果が全く同じであ
ることは言うまでもない。
以上に説明したように、本実施例によれば、２−スタッ
ク処理方式と全く同じようにプログラミングが自由に行
える上に、使用する命令数は半分になるという大きな効
果がある。これにより、処理系のハードウェアを設計す
る際には構成が簡素化される。又、処理系をマイクロ命
令等で構成する場合には、Ａ接点、Ｂ接点、微分接点２
種を考えただけでも３２個の命令が削減され、空いた命
令コードを使用して新命令の追加等が可能となり、命令
語長の固定されているＰＣにとって非常に魅力のある方
法となる。
ク処理方式と全く同じようにプログラミングが自由に行
える上に、使用する命令数は半分になるという大きな効
果がある。これにより、処理系のハードウェアを設計す
る際には構成が簡素化される。又、処理系をマイクロ命
令等で構成する場合には、Ａ接点、Ｂ接点、微分接点２
種を考えただけでも３２個の命令が削減され、空いた命
令コードを使用して新命令の追加等が可能となり、命令
語長の固定されているＰＣにとって非常に魅力のある方
法となる。
本発明はト記実施例に限定されるものではなく、本発明
の要旨を逸脱しない範囲で種々変形して実施できる。
の要旨を逸脱しない範囲で種々変形して実施できる。
［発明の効果］
以上述へたように本発明によれば、命令の分流処理用の
第１の配憶装置と、命令の合流処理用の第２の記憶装置
と、命令の合流点での出力の情報を、該合流点ではなく
分流先の命令により上記第２の記憶装置に記憶させる手
段を具備したので、２−スタック処理方式のプログラミ
ングの自由度はそのままとし、命令数を半減させ、処理
系を簡素化したプログラマブルコン１−ローラが提供で
きる。
第１の配憶装置と、命令の合流処理用の第２の記憶装置
と、命令の合流点での出力の情報を、該合流点ではなく
分流先の命令により上記第２の記憶装置に記憶させる手
段を具備したので、２−スタック処理方式のプログラミ
ングの自由度はそのままとし、命令数を半減させ、処理
系を簡素化したプログラマブルコン１−ローラが提供で
きる。
第１図は本発明に係るＰＣ（プログラマブルコン１−ロ
ーラ）の一実施例を示すブロック図、第２図及び第３図
は夫々本実施例のプログラマブルコントローラのロード
命令とＡ接点命令の機能との対応表を示す図、第４図は
同実施例のプログラマブルコントローラの動作を説明す
る為のラダーダイアグラムを示す図、第５図及び第６図
は夫々第４図における命令の実行内容の対応表を示す図
、第７図は１−スタック処理方式の動作を説明するラダ
ーダイアグラムを示す図、第８図は第７図におけるラダ
ーダイアグラムの機能を説明する対応表を示す図、第９
図は第７図における命令語の機能を説明する対応表を示
す図、第１０図及び第１１図は夫々１−スタック処理方
式では実行不能な命令の動作例を示す図、第１２図は２
−スタック処理方式の動作を説明する為のラダーダイア
グラムを示す図、第１３図は第１２図等における命令の
機能を説明する対応表を示す図、第１４図及び第１５図
は２−スタック処理方式に使用されるロード命令とＡ接
点命令を説明する対応表を示す図である。 １・・・シーケンス演綽部、１−１・・・シーケンス演
陣回路、１−２・・・分流スタック、１−３・・・合流
スタック、１−４・・・ＢＲレジスタ、１−５・・・命
令デコーダ、１−６・・・プログラムカウンタ、１−７
・・・命令レジスタ、１−８・・・データレジスタ、２
・・・クロック作成回路、３・・・入出力制御回路、４
・・・プログラムメモリ、５・・・データメモリ、６・
・・メモリバス、７・・用１０バス、８・・・Ｉｌｏ。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第９図 第１０図 第１１７ 第１２豐 第１４図 Ａ４ −１ リＬ−５〉丁→し 、
前動 ４￥ 分９２スタツノ イ
ト、゛友スタツ２、 ＨＡ−暫８゜ ２ ト プＢＲ ３ト Ａ−”―口３Ｒ０°゛′°
ソ”−４（ト ”’
ざ０．７）。 ５Ｈ。ト’ ａ゛ｐ −＄° ：Ｔ’ｙ７９′ア
ノミュ ６ Ｈｌ−−呻邸１７’７：ｚ ７ Ｓ、ｈ −郁°゛ＢＲｔｙ゛ｙ＝−萌ＢＲｋ７
−／Ｌ−ｇ ｒ′１．Ｈ！Ａ”Ｒ−０１ＢＢＲｋ７’−
ｚ” ＄−ｙ”）’９Ｈ１ＨｙａｏＲ−Ｉ’ｌ’ＢＲＩ
ＢＢＲｔ７’ｙ＞ｚ ｒ°゛″徨・酔”ノー、ム １ト ７Ａ−囮 ｊ−”ｙＴ １ ’−Ｉｔ−，ネＡ −ｑＢＲ工°ノブ
卵部フタ五ＨｌＨＬＩＡ”Ｒ−呻４°、、７−
＄°゛″′ＨＡＨＬＩＡ−Ｒ−些Ｗ°ｙ７’：ｆ−°
″゛１・０゛フ０ソ５シ Ｈ，ｔ−１＄Ａ−期。
ーラ）の一実施例を示すブロック図、第２図及び第３図
は夫々本実施例のプログラマブルコントローラのロード
命令とＡ接点命令の機能との対応表を示す図、第４図は
同実施例のプログラマブルコントローラの動作を説明す
る為のラダーダイアグラムを示す図、第５図及び第６図
は夫々第４図における命令の実行内容の対応表を示す図
、第７図は１−スタック処理方式の動作を説明するラダ
ーダイアグラムを示す図、第８図は第７図におけるラダ
ーダイアグラムの機能を説明する対応表を示す図、第９
図は第７図における命令語の機能を説明する対応表を示
す図、第１０図及び第１１図は夫々１−スタック処理方
式では実行不能な命令の動作例を示す図、第１２図は２
−スタック処理方式の動作を説明する為のラダーダイア
グラムを示す図、第１３図は第１２図等における命令の
機能を説明する対応表を示す図、第１４図及び第１５図
は２−スタック処理方式に使用されるロード命令とＡ接
点命令を説明する対応表を示す図である。 １・・・シーケンス演綽部、１−１・・・シーケンス演
陣回路、１−２・・・分流スタック、１−３・・・合流
スタック、１−４・・・ＢＲレジスタ、１−５・・・命
令デコーダ、１−６・・・プログラムカウンタ、１−７
・・・命令レジスタ、１−８・・・データレジスタ、２
・・・クロック作成回路、３・・・入出力制御回路、４
・・・プログラムメモリ、５・・・データメモリ、６・
・・メモリバス、７・・用１０バス、８・・・Ｉｌｏ。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第９図 第１０図 第１１７ 第１２豐 第１４図 Ａ４ −１ リＬ−５〉丁→し 、
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Claims (1)
- ラダーダイアグラムで表現されるシーケンス命令を実行
するプログラマブルコントローラにおいて、命令の分流
処理用の第１の記憶装置と、命令の合流処理用の第２の
記憶装置と、命令の合流点での出力の情報を、該合流点
ではなく分流先の命令により上記第２の記憶装置に記憶
させる手段を具備したことを特徴とするプログラマブル
コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18571684A JPS6162902A (ja) | 1984-09-05 | 1984-09-05 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18571684A JPS6162902A (ja) | 1984-09-05 | 1984-09-05 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162902A true JPS6162902A (ja) | 1986-03-31 |
Family
ID=16175599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18571684A Pending JPS6162902A (ja) | 1984-09-05 | 1984-09-05 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162902A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6398704A (ja) * | 1986-10-16 | 1988-04-30 | Toshiba Corp | プログラマブルコントロ−ラ |
| JP2002229927A (ja) * | 2001-02-01 | 2002-08-16 | Howa Mach Ltd | フラグ情報による制御プログラム及び入出力制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141709A (en) * | 1981-02-27 | 1982-09-02 | Nissan Motor Co Ltd | Operation processor for sequence controller |
| JPS58140811A (ja) * | 1982-02-17 | 1983-08-20 | Toshiba Mach Co Ltd | 分岐シンボルによる制御可能なプログラマブルシ−ケンスコントロ−ラ |
-
1984
- 1984-09-05 JP JP18571684A patent/JPS6162902A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141709A (en) * | 1981-02-27 | 1982-09-02 | Nissan Motor Co Ltd | Operation processor for sequence controller |
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| JPS6398704A (ja) * | 1986-10-16 | 1988-04-30 | Toshiba Corp | プログラマブルコントロ−ラ |
| JP2002229927A (ja) * | 2001-02-01 | 2002-08-16 | Howa Mach Ltd | フラグ情報による制御プログラム及び入出力制御方法 |
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