JPS6010644B2 - シ−ケンス表示制御方法 - Google Patents
シ−ケンス表示制御方法Info
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- JPS6010644B2 JPS6010644B2 JP53111661A JP11166178A JPS6010644B2 JP S6010644 B2 JPS6010644 B2 JP S6010644B2 JP 53111661 A JP53111661 A JP 53111661A JP 11166178 A JP11166178 A JP 11166178A JP S6010644 B2 JPS6010644 B2 JP S6010644B2
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/056—Programming the PLC
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13052—Display of ladder diagram
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13128—Relay ladder diagram, RLL RLD KOP
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明は、シーケンス制御装置、特にシーケンス回路図
をディスプレイ上に表示して処理するようにしたシーケ
ンス表示制御方法に関する。
をディスプレイ上に表示して処理するようにしたシーケ
ンス表示制御方法に関する。
リレー素子を組合せて電磁的にシーケンス処理を行う古
典的なシーケンス制御装置に代って、ソフト的にシーケ
ンス処理を行うプログラマプリロジックコントローラ（
以下、ＰＬＣと称す）なるシーケンス制御装置が現在各
方面で利用されている。ＰＬＣのブロック図を第１図に
示す。
典的なシーケンス制御装置に代って、ソフト的にシーケ
ンス処理を行うプログラマプリロジックコントローラ（
以下、ＰＬＣと称す）なるシーケンス制御装置が現在各
方面で利用されている。ＰＬＣのブロック図を第１図に
示す。
ＰＬＣにより制御されるプロセスから、送られてくる入
力接点情報Ａ，Ｂ，Ｃ，・・・・・・は、入力部３０１
に入力する。入力部３０１では上記接点情報の中の情報
を選択的にとり込み、演算制御部３０２に送る。演算制
御部３０２では所定のシーケンス命令を実行して出力部
３０３に所定のリレー情報を送り、出力部３０３では、
リレーＧ，日，・・・・・・用の制御情報を送出する。
この際の制御情報は、オン，オフの２値信号となる。記
憶部３０４Ｇま、演算制御部３０２で実行するシーケン
ス命令を含むシーケンスプログラムを記憶していて、こ
れを順次読出されることによって、演算制御部３０２で
の演算に供せしめている。以上の構成の中で処理すべき
シーケンス回路は例えば第２図、第３図に示す如きもの
である。
力接点情報Ａ，Ｂ，Ｃ，・・・・・・は、入力部３０１
に入力する。入力部３０１では上記接点情報の中の情報
を選択的にとり込み、演算制御部３０２に送る。演算制
御部３０２では所定のシーケンス命令を実行して出力部
３０３に所定のリレー情報を送り、出力部３０３では、
リレーＧ，日，・・・・・・用の制御情報を送出する。
この際の制御情報は、オン，オフの２値信号となる。記
憶部３０４Ｇま、演算制御部３０２で実行するシーケン
ス命令を含むシーケンスプログラムを記憶していて、こ
れを順次読出されることによって、演算制御部３０２で
の演算に供せしめている。以上の構成の中で処理すべき
シーケンス回路は例えば第２図、第３図に示す如きもの
である。
第２図は、Ｇ＝Ａ・Ｂ＋Ｃ・Ｄ ””
”‘１’なるシーケンス論理の場合であり、第３図はＧ
＝Ａ・（Ｂ・Ｃ十Ｄ・Ｅ） ……‘２１なるシー
ケンス論理の場合を示す。
”‘１’なるシーケンス論理の場合であり、第３図はＧ
＝Ａ・（Ｂ・Ｃ十Ｄ・Ｅ） ……‘２１なるシー
ケンス論理の場合を示す。
この事例は極めて簡単な場合であり、実際は複雑な論理
をとることが多い。上記構成の中の演算制御部３０２の
具体的構成例を第４図に示す。
をとることが多い。上記構成の中の演算制御部３０２の
具体的構成例を第４図に示す。
図において４０１は、演算にて使用するアキュムレータ
（ＡＣＣと略す）、４０２は記憶部より送られたシーケ
ンス命令を鷹く命令レジスタ、４０３はＡＮＤゲート、
４０４はＯＲゲート、４０５はワーク用レジスタ（ＷＫ
と略す）、４０６，４０７，４０８は、シーケンス命令
の各部を解読するデコーダ、４０９は、入力部３０１よ
り送られたデータ用ライン、４１０は、出力部３０３へ
送るためのデータ用ライン、４１１は、入力部３０１に
いずれの接点を選択するかを指示するアドレスライン、
４１２は出力部にいずれのりレーを選択するかを示すア
ドレスラインである。以上の構成において、ＰＬＣの動
作を、第２図のシーケンス回路を例にとって示すと、次
の如くなる。先ず、‘１｝式をシーケンス用のアセンブ
ラを用いてコーディングすると、下記の第１表となる。
（ＡＣＣと略す）、４０２は記憶部より送られたシーケ
ンス命令を鷹く命令レジスタ、４０３はＡＮＤゲート、
４０４はＯＲゲート、４０５はワーク用レジスタ（ＷＫ
と略す）、４０６，４０７，４０８は、シーケンス命令
の各部を解読するデコーダ、４０９は、入力部３０１よ
り送られたデータ用ライン、４１０は、出力部３０３へ
送るためのデータ用ライン、４１１は、入力部３０１に
いずれの接点を選択するかを指示するアドレスライン、
４１２は出力部にいずれのりレーを選択するかを示すア
ドレスラインである。以上の構成において、ＰＬＣの動
作を、第２図のシーケンス回路を例にとって示すと、次
の如くなる。先ず、‘１｝式をシーケンス用のアセンブ
ラを用いてコーディングすると、下記の第１表となる。
第１表これらのシーケンス命令を実行するＰＬＣの動作
は、第１番目のＬＯＡＤ．Ａが記憶部３０４から読み出
されると、演算制御部３０２内の命令レジスタ４０２に
入り、デコーダ４０６，４０７，４０８によりデコ‐ド
ミれる。
は、第１番目のＬＯＡＤ．Ａが記憶部３０４から読み出
されると、演算制御部３０２内の命令レジスタ４０２に
入り、デコーダ４０６，４０７，４０８によりデコ‐ド
ミれる。
この結果入力接点Ａのオンオフ状態情報がデータライン
４０９を通ってＡＣＣ４０１に入る。次にデータ０がＷ
Ｋに格納される。次に、２番目のＡＮＤ８という命令が
、読み出され、解読されると、ＡＣＣ４０１の内容に、
入力接点Ｂの状態とＡＮＤゲート４０３によって論理積
演算が施された結果が入る。
４０９を通ってＡＣＣ４０１に入る。次にデータ０がＷ
Ｋに格納される。次に、２番目のＡＮＤ８という命令が
、読み出され、解読されると、ＡＣＣ４０１の内容に、
入力接点Ｂの状態とＡＮＤゲート４０３によって論理積
演算が施された結果が入る。
次に、３番目のＯＲＣという命令が、読み出され、解読
されると、ＡＣＣの内容とＷＫの内容とに、ＯＲゲート
４０４によって論理和演算が施され、結果がＷＫに入れ
られる。
されると、ＡＣＣの内容とＷＫの内容とに、ＯＲゲート
４０４によって論理和演算が施され、結果がＷＫに入れ
られる。
次に、入力接点Ｃの状態がＡＣＣに入る。
次に４番目のＡＮＤ Ｄという命令が、読み出され、解
読されると、入力接点Ｄの状態とＡＣＣの内容とに、論
理積演算が施され結果がＡＣＣに入れられる。
読されると、入力接点Ｄの状態とＡＣＣの内容とに、論
理積演算が施され結果がＡＣＣに入れられる。
次に５番目のＳＥＴＧという命令を、読み出し、解読す
ると、ＡＣＣ４０１の内容とＷＫ４０５の内容とが論理
和された結果がＷＫ４０５に格納される。
ると、ＡＣＣ４０１の内容とＷＫ４０５の内容とが論理
和された結果がＷＫ４０５に格納される。
次に、ＷＫ４０５の内容が出力リレーＧへ出力される。
以上により‘１拭で示すプール代数式で表現されるシー
ケンス回路の演算が行なわれる。
以上により‘１拭で示すプール代数式で表現されるシー
ケンス回路の演算が行なわれる。
ところで、上記のシーケンスプログラムを記憶部３０４
に格納する方法に次の２通りがある。
に格納する方法に次の２通りがある。
【１’上記の如くコーディングされたシーケンスプログ
ラムを別の計算機にかけて機械語に翻訳してからＰＬＣ
の記憶部３０４に格納する。‘２’ シーケンス回路図
そのものを、ＰＬＣに付けられたＣＲＴディスプレイ上
に、キーボードを用いて、マンマシンコミュニケーショ
ン的に作図して行き、これを、ＰＬＣ自身で解読し、機
械語に翻訳し、記憶部に格納する。
ラムを別の計算機にかけて機械語に翻訳してからＰＬＣ
の記憶部３０４に格納する。‘２’ シーケンス回路図
そのものを、ＰＬＣに付けられたＣＲＴディスプレイ上
に、キーボードを用いて、マンマシンコミュニケーショ
ン的に作図して行き、これを、ＰＬＣ自身で解読し、機
械語に翻訳し、記憶部に格納する。
‘２）の方法はシーケンスプログラム作成者が直接機械
語、アセンブラ語を意識する必要がないし、別の計算機
も不要なので、望ましい方法である。
語、アセンブラ語を意識する必要がないし、別の計算機
も不要なので、望ましい方法である。
しかしながら、シーケンス回路図を直接ＣＲＴディスプ
レイから入力できる事になると新しい問題が生じる。先
ず、プール代数式で表現できないシーケンス回路が存在
する。
レイから入力できる事になると新しい問題が生じる。先
ず、プール代数式で表現できないシーケンス回路が存在
する。
第５図の構成図はその一例を示す。この場合、上述した
プログラムの様なシーケンス命令に翻訳できない。また
、プール代数式とシーケンス回路図とが、１対１の対応
がとれない場合がある。
プログラムの様なシーケンス命令に翻訳できない。また
、プール代数式とシーケンス回路図とが、１対１の対応
がとれない場合がある。
第６図にその例を示すが、
今無今；辛も達Ｇ）‐‐【３，
Ａ（（Ｂ＋Ｃ）＋Ｄ）＝Ｇ
と、３通りの表現ができる。
こうした問題点を解決するため、本出願人等は先に、カ
ラムレジスタなる概念を導入した発明を出願した。
ラムレジスタなる概念を導入した発明を出願した。
概略を以下述べよう。第７図はその構成図を示す。第７
図において、命令レジスタ７０２の内容のうちカラム部
７１４は、カラムレジスタ群７０５のうちのどのレジス
タを指し示すかを表わす部分で、第４図の機械語とは、
この点で異なっている。
図において、命令レジスタ７０２の内容のうちカラム部
７１４は、カラムレジスタ群７０５のうちのどのレジス
タを指し示すかを表わす部分で、第４図の機械語とは、
この点で異なっている。
７１３はカラム部のデコーダ、カラムレジスタ群７０５
は、第４図のワーク用レジスタ４０５に代るものである
。
は、第４図のワーク用レジスタ４０５に代るものである
。
７１５は分岐部、７１６は接点部、７１７はアドレス部
である。
である。
更に、７０１はアキユムレータ、７０３はＡＮＤゲート
、７０４‘まＯＲゲート、７０６，７０７，７０８はデ
コーダ、７０９は入力接点データライン、７１０は出力
リレーデータライン、７１１は入力接点アドレスライン
、７１２は出力リレーアドレスラインである。再び、第
２図のシーケンス回路を例にとって第７図のＰＬＣの動
作を以下に説明する。ＣＲＴディスプレイ上に、以下の
様に入力される。
、７０４‘まＯＲゲート、７０６，７０７，７０８はデ
コーダ、７０９は入力接点データライン、７１０は出力
リレーデータライン、７１１は入力接点アドレスライン
、７１２は出力リレーアドレスラインである。再び、第
２図のシーケンス回路を例にとって第７図のＰＬＣの動
作を以下に説明する。ＣＲＴディスプレイ上に、以下の
様に入力される。
第ｌｏウ、第１力ラムはＳＢＳ←−。
ただしｓＢｓは、このブロック図の先頭である事を示す
。第１ロウ、第２カラムはｈ←Ａ。第１ロゥ、第３カラ
ムは一←Ｂ。
。第１ロウ、第２カラムはｈ←Ａ。第１ロゥ、第３カラ
ムは一←Ｂ。
第１ロウ、第４カラムは一「〇
次に第２ロウについては、
第２ロウ、第２カラムに］」Ｃ。
第２ロゥ、第３カラムに−一Ｌ−Ｄ。
第２ｏゥ、第４カラムに」く」Ｇが入力される。
このシーケンスプログラムを機械語に翻訳すると第２表
の様になる。
の様になる。
ここでＯＰ，は第７図の分岐部７１５、ＯＰ２は接点部
７１６である。第 ２ 表 ここで一は何も格納しない事を意味する。
７１６である。第 ２ 表 ここで一は何も格納しない事を意味する。
上記の如く、下への分岐又は上からの分岐がある場合に
、その時のカラムが機械語のカラム部に格納される。
、その時のカラムが機械語のカラム部に格納される。
次に、この機械語を、主記憶より読み出して実行する場
合の動作は第３表の通りである。
合の動作は第３表の通りである。
第３表
ここで、Ｒｉは第７図におけるカラムレジスタ７０５の
第ｉ番目のビットである。
第ｉ番目のビットである。
すなわち、第１番地の命令を読み出して、命令レジスタ
７０２に格納する。
７０２に格納する。
まず、分岐部をデコーダ７ ０ ６により、デコードす
るとＳＢＳ（Ｓｅｑ肥ｎｃｅＢｌｏｃｋＳｔａれ）であ
るので、初期値としてＡＣＣに“１”をセットする。接
点部７１６、カラム部７１４、アドレス部７１７はこの
命令では意味を持たない。次に、第２番地の命令を読み
出す。分岐部はＴで下向きへの分岐があるので、ＡＣＣ
の内容を、カラムレジスタのカラム部で示されるビット
位置Ｒ２に格納する。接点部は一←、アドレス部‘まＡ
であるので、ＡＣＣの内容と入力接点Ａの値との論理積
をとってＡＣＣに入れる。次に、第３番地の命令では、
分岐部は無し、接点部は一Ｌ、アドレス部はＢなので、
ＡＣＣの内容と、入力接点Ｂの値との論理積をとってＡ
ＣＣに入れる。
るとＳＢＳ（Ｓｅｑ肥ｎｃｅＢｌｏｃｋＳｔａれ）であ
るので、初期値としてＡＣＣに“１”をセットする。接
点部７１６、カラム部７１４、アドレス部７１７はこの
命令では意味を持たない。次に、第２番地の命令を読み
出す。分岐部はＴで下向きへの分岐があるので、ＡＣＣ
の内容を、カラムレジスタのカラム部で示されるビット
位置Ｒ２に格納する。接点部は一←、アドレス部‘まＡ
であるので、ＡＣＣの内容と入力接点Ａの値との論理積
をとってＡＣＣに入れる。次に、第３番地の命令では、
分岐部は無し、接点部は一Ｌ、アドレス部はＢなので、
ＡＣＣの内容と、入力接点Ｂの値との論理積をとってＡ
ＣＣに入れる。
次に、第４番地の命令では、分岐部は「で、下への分岐
があるためＡＣＣの内容を、カラム部が示すビット位置
Ｒ４へ格納する。
があるためＡＣＣの内容を、カラム部が示すビット位置
Ｒ４へ格納する。
さらに、右への接続がないのでＡＣＣを“０’’にクＩ
Ｊアする。次に、第５番地の命令を読み出す。分岐部は
しで、上からの分岐があるため、ＡＣＣの内容とカラム
部で示されるビット位置に対応するＲ２との論理和をと
ってＡＣＣに格納する。次に接点部は一←で、アドレス
部‘まＣなので、ＡＣＣの内容と、入力接点Ｃの値との
論理積をとってＡＣＣへ入れる。次に、第６番地の命令
は、分岐部無し、接点部「ト、アドレス部Ｄであるので
、ＡＣＣの内容と入力接点Ｄの値との論理積をとってＡ
ＣＣへ入れる。
Ｊアする。次に、第５番地の命令を読み出す。分岐部は
しで、上からの分岐があるため、ＡＣＣの内容とカラム
部で示されるビット位置に対応するＲ２との論理和をと
ってＡＣＣに格納する。次に接点部は一←で、アドレス
部‘まＣなので、ＡＣＣの内容と、入力接点Ｃの値との
論理積をとってＡＣＣへ入れる。次に、第６番地の命令
は、分岐部無し、接点部「ト、アドレス部Ｄであるので
、ＡＣＣの内容と入力接点Ｄの値との論理積をとってＡ
ＣＣへ入れる。
次に、第７番地の命令は、分汁皮部が」Ｌで上からの分
岐があるため、カラム部で示されるビット位置Ｒ４の内
容とＡＣＣの内容の論理和を取ってＡＣＣへ入れる。
岐があるため、カラム部で示されるビット位置Ｒ４の内
容とＡＣＣの内容の論理和を取ってＡＣＣへ入れる。
接点部がくナ〜 アドレス部がＧなのでＡＣＣの内容を
、出力リレーＧへ出力する。以上の様に、カラムレジス
タの各ビットＲ，，Ｒ２，……のうち、第１ロウでセッ
トされたものは、必ずすぐ次の第２ロゥで使用されるの
でこのようなカラムレジスタとしては、カラム分だけの
ビット数を持つものが１本あればよい。
、出力リレーＧへ出力する。以上の様に、カラムレジス
タの各ビットＲ，，Ｒ２，……のうち、第１ロウでセッ
トされたものは、必ずすぐ次の第２ロゥで使用されるの
でこのようなカラムレジスタとしては、カラム分だけの
ビット数を持つものが１本あればよい。
これにより、プール代数式で表現できないあるいは、プ
ール代数演算記号と１：１に対応しないなどの多種多様
なシーケンス回路についても、ＣＲＴディスプレイから
入力されたそのままの形で、機械語に翻訳し、それを記
憶部より順次読み出し、実行できる。
ール代数演算記号と１：１に対応しないなどの多種多様
なシーケンス回路についても、ＣＲＴディスプレイから
入力されたそのままの形で、機械語に翻訳し、それを記
憶部より順次読み出し、実行できる。
しかしながら、本方式はト機械語内にカラム部を持って
いるため、例えば第２図から、第３図の様にシーケンス
回路が変更された時、カラムが１個ふえる事により、全
ての機械語のカラム部に、変更が及ぶという難点がある
。
いるため、例えば第２図から、第３図の様にシーケンス
回路が変更された時、カラムが１個ふえる事により、全
ての機械語のカラム部に、変更が及ぶという難点がある
。
本発明の目的は、上記に述べたカラムレジスタを、シー
ケンス回路図のカラム分だけのビット数を持つ先入れ先
出し方式（Ｆａｓｔ−ｉｎ，Ｆａｓｔ−ｏ山）のレジス
タにする事にある。
ケンス回路図のカラム分だけのビット数を持つ先入れ先
出し方式（Ｆａｓｔ−ｉｎ，Ｆａｓｔ−ｏ山）のレジス
タにする事にある。
シーケンス回路図の変更があっても命令語の中に線番記
憶部を有しないために修正が容易でかつ、従来方式より
も多くの、入力接点数、出力リレー点数を処理できるシ
ーケンス制御装置を提供することにある。本発明の要旨
は、カラムレジスタを、先入れ、先出し方式として、機
械語内にカラム部を設けないで、処理するものである。
以下、本発明を図面により詳細に説明しよう。シーケン
ス回路は第８図に示す様に、左端には正の電位Ｐがかか
ったコモン線、右端にはアース側のコモン線を置く。
憶部を有しないために修正が容易でかつ、従来方式より
も多くの、入力接点数、出力リレー点数を処理できるシ
ーケンス制御装置を提供することにある。本発明の要旨
は、カラムレジスタを、先入れ、先出し方式として、機
械語内にカラム部を設けないで、処理するものである。
以下、本発明を図面により詳細に説明しよう。シーケン
ス回路は第８図に示す様に、左端には正の電位Ｐがかか
ったコモン線、右端にはアース側のコモン線を置く。
簡単のために、電流は、先ず左から右に、次に上から下
へしか流れないと規定する。ＳＢＳ←−では、初期値と
してＡＣＣ＝１とする他に、先入れ先出しカラムレジス
タの先入れポイントを示す１レジスタと先出しポイント
を示すＪレジス外こ初期値をセットする。
へしか流れないと規定する。ＳＢＳ←−では、初期値と
してＡＣＣ＝１とする他に、先入れ先出しカラムレジス
タの先入れポイントを示す１レジスタと先出しポイント
を示すＪレジス外こ初期値をセットする。
第１ロウについて左から右に処理して行き、次に、第２
ロウについて左端のコモン線から出発して処理して行く
。
ロウについて左端のコモン線から出発して処理して行く
。
このとき、下側への分Ｎ皮部がある要素、すなわち第８
図の例では第１ロゥのｈｌ−，−「乳ま、カラムレジス
タに、その時のＡＣＣの値を１レジスタの示すビット位
置へ格納して、１レジスタのポイントを進める。
図の例では第１ロゥのｈｌ−，−「乳ま、カラムレジス
タに、その時のＡＣＣの値を１レジスタの示すビット位
置へ格納して、１レジスタのポイントを進める。
上例からの分岐部がある要素、例えば、第２ロウの］」
，一では、カラムレジスタの、Ｊレジスタによって示さ
れるビット位置から取り出した値をＡＣＣに入れて演算
に使用する。この後、Ｊレジスタのポイントを更新する
。ここで、第２ロウのＬ−ｌト，−一は、上側からの分
岐の他に、下側への分岐もあるので、１レジスタの示す
ビット位置へＡＣＣの値を格納する事は当然である。回
路を左から右に、次に上から下へ処理することにしてい
るので、全てのロウについて、上記の様に進んでいくと
、カラムレジス外こ先入れした値は、それを必要とする
、対応する要素の処理時に必ず、先出しされるので、こ
のカラムレジスタとしては、カラムの数だけのビット数
を持つもの１本で充分である。
，一では、カラムレジスタの、Ｊレジスタによって示さ
れるビット位置から取り出した値をＡＣＣに入れて演算
に使用する。この後、Ｊレジスタのポイントを更新する
。ここで、第２ロウのＬ−ｌト，−一は、上側からの分
岐の他に、下側への分岐もあるので、１レジスタの示す
ビット位置へＡＣＣの値を格納する事は当然である。回
路を左から右に、次に上から下へ処理することにしてい
るので、全てのロウについて、上記の様に進んでいくと
、カラムレジス外こ先入れした値は、それを必要とする
、対応する要素の処理時に必ず、先出しされるので、こ
のカラムレジスタとしては、カラムの数だけのビット数
を持つもの１本で充分である。
本発明によるシーケンス制御装置の全体機構は第１図と
変らない。
変らない。
特に変ってくる点は、演算制御部自体の構成である。第
９図は、演算制御部の実施例を示す図である。図に於い
て、８０２は命令レジスタ、８１４は分岐部、８１５は
滋点部、８１６はアドレス部、８０６，８０７，８０８
はデコーダ、８０１はアキユムレータ、８０５は力ラム
レジスタ、８０３はＡＮＤゲート、８０４はＯＲゲート
、８０９は入力接点データライン、８１０は出力リレー
データライン、８１１は入力接点アドレスライン、８１
２は出力リレーアドレスラインである。
９図は、演算制御部の実施例を示す図である。図に於い
て、８０２は命令レジスタ、８１４は分岐部、８１５は
滋点部、８１６はアドレス部、８０６，８０７，８０８
はデコーダ、８０１はアキユムレータ、８０５は力ラム
レジスタ、８０３はＡＮＤゲート、８０４はＯＲゲート
、８０９は入力接点データライン、８１０は出力リレー
データライン、８１１は入力接点アドレスライン、８１
２は出力リレーアドレスラインである。
更に、８１２は１レジスタ、８１３はＪレジスタである
。記憶部から送られた機械語を、命令レジスタ８０２に
格納し、分岐部８１４をデコーダ８０６でデコードして
下への分封皮があればＪレジスタ８１２へ、・上からの
分岐があればＪレジスタ８１３へ制御信号を送りカラム
レジスタ８０５へＡＣＣ８０１の内容を格納したり、逆
にカラムレジスタ８０５からＡＣＣ８０１へ、読み出し
たりさせる。入力部からの入力接点状態は入力データラ
イン８０９から入り、ＡＣＣの値と、ＡＮＤゲート８０
３により論理積が取られたり、ＯＲゲート８０４により
論理和が取られたりして、その結果が出力データライン
８１０へ送られる。命令レジスタの接点部８１５は、デ
コーダ８０７によりデコードされて、ＡＮＤゲート８
０ ３、又はＯＲゲート８０４に制御信号が送られる。
。記憶部から送られた機械語を、命令レジスタ８０２に
格納し、分岐部８１４をデコーダ８０６でデコードして
下への分封皮があればＪレジスタ８１２へ、・上からの
分岐があればＪレジスタ８１３へ制御信号を送りカラム
レジスタ８０５へＡＣＣ８０１の内容を格納したり、逆
にカラムレジスタ８０５からＡＣＣ８０１へ、読み出し
たりさせる。入力部からの入力接点状態は入力データラ
イン８０９から入り、ＡＣＣの値と、ＡＮＤゲート８０
３により論理積が取られたり、ＯＲゲート８０４により
論理和が取られたりして、その結果が出力データライン
８１０へ送られる。命令レジスタの接点部８１５は、デ
コーダ８０７によりデコードされて、ＡＮＤゲート８
０ ３、又はＯＲゲート８０４に制御信号が送られる。
命令レジスタのアドレス部８１６はデコーダ８０８によ
りデコードされて、入力穣点のアドレスライン８１１又
は出力リレーのアドレスライン８１２に出力される。次
に、実際のデ−夕構造をもとに具体的に説明しよう。
りデコードされて、入力穣点のアドレスライン８１１又
は出力リレーのアドレスライン８１２に出力される。次
に、実際のデ−夕構造をもとに具体的に説明しよう。
第１０図は命令レジスタ８０２を１６ビット構成とし、
分岐部８１４に３ビット、援点部８１５に２ビット、ア
ドレス部８１６に１１ビットをとった場合のデータ機造
を示している。かかる命令レジスタ８０２の内部定義を
もとにした分岐部の内容の事例は下記の第４表の通りと
なる。第 ４ 表（Ｂ）ＢＢは１つのフト。
分岐部８１４に３ビット、援点部８１５に２ビット、ア
ドレス部８１６に１１ビットをとった場合のデータ機造
を示している。かかる命令レジスタ８０２の内部定義を
もとにした分岐部の内容の事例は下記の第４表の通りと
なる。第 ４ 表（Ｂ）ＢＢは１つのフト。
ック図の先頭、ＳＢＳはシーヶンス図全体の先頭を示す
。更に、接点部の事例は下記の第５表の通りとなる。第
５表 アドレス部で示される内容。
。更に、接点部の事例は下記の第５表の通りとなる。第
５表 アドレス部で示される内容。
ここで・、ＡＣＣはアキユームレータ、Ｒ，は１ レジ
スタにより示されるカラムレジスタのビットを、Ｒｊは
Ｊレジスタにより示されるカラムレジスタのビットを、
ｉは１レジス夕、ｊはＪレジスタ、ＲＲｉは１レジスタ
の内容を右に１ビットシフトして、ＬＳＢからのあふれ
をＭＳＢに格納する操作を表わす。
スタにより示されるカラムレジスタのビットを、Ｒｊは
Ｊレジスタにより示されるカラムレジスタのビットを、
ｉは１レジス夕、ｊはＪレジスタ、ＲＲｉは１レジスタ
の内容を右に１ビットシフトして、ＬＳＢからのあふれ
をＭＳＢに格納する操作を表わす。
ＲＲｊについてもＪレジスタについてＲＲｉと同様の操
作を、また、１レジスタとＪレジスタには初期値として
１６隼数の８０００をＲ既命令で格納する。次に、実際
のシーケンス回路を例にとり第９図の動作を説明しよう
。
作を、また、１レジスタとＪレジスタには初期値として
１６隼数の８０００をＲ既命令で格納する。次に、実際
のシーケンス回路を例にとり第９図の動作を説明しよう
。
第１１図は以下の説明で使用するシーケンス回路図であ
り、入力接点の状態は、Ａ＝・，Ｂ：○，Ｃ白・，Ｄ＝
・，Ｅ：○，Ｆ＝１としている。この時の各命令語に変
換される様子を以下の第６表に示す。また、その命令黍
の実行時に先入れ先出し方式のカラムレジスタ８０５、
１レジスタ８１２、Ｊレジスタ８１３のデータの変化の
様子を第１２図イ〜ワに示す。第 ６ 表先ず、図のシ
ーケンス回路は、上述のようなシーケンスプログラムに
展開される。ここで、左側の数字■，■・・・■は、プ
ログラムの実行順序を示し、ｓ斑」，一合 等の記号は
、１つの命令語を示している。動作は（ｉ），（ｉｉ）
，（ｉＩＤの順に実行される。ここで、ｉは１レジスタ
で指定されるカラムレジスタの入れるべきポイントを、
ｊはＪレジスタで指定されるカラムレジスタからとり出
すべきポイントを示すレジスタであり、いずれも１６ビ
ットのレジスタである。
り、入力接点の状態は、Ａ＝・，Ｂ：○，Ｃ白・，Ｄ＝
・，Ｅ：○，Ｆ＝１としている。この時の各命令語に変
換される様子を以下の第６表に示す。また、その命令黍
の実行時に先入れ先出し方式のカラムレジスタ８０５、
１レジスタ８１２、Ｊレジスタ８１３のデータの変化の
様子を第１２図イ〜ワに示す。第 ６ 表先ず、図のシ
ーケンス回路は、上述のようなシーケンスプログラムに
展開される。ここで、左側の数字■，■・・・■は、プ
ログラムの実行順序を示し、ｓ斑」，一合 等の記号は
、１つの命令語を示している。動作は（ｉ），（ｉｉ）
，（ｉＩＤの順に実行される。ここで、ｉは１レジスタ
で指定されるカラムレジスタの入れるべきポイントを、
ｊはＪレジスタで指定されるカラムレジスタからとり出
すべきポイントを示すレジスタであり、いずれも１６ビ
ットのレジスタである。
１，Ｊ両レジス外こは、初期値としてｌａ隼数で８００
０という値がセットされる。
０という値がセットされる。
ＡＣＣ→ＲｉはＡＣＣの内容を１レジスタのｉ番目で示
される、カラムレジスタＲ上のビット位置に入れること
を意味する。
される、カラムレジスタＲ上のビット位置に入れること
を意味する。
ＡＣＣ十Ｒｊ→ＲｉはＡＣＣの内容と、Ｊレジスタのｊ
番目で示されるカラムレジス夕のビット位置の内容との
論理和をとって１レジスタのｉ番目で示されるカラムレ
ジスタのビット位置へ格納することを意味する。
番目で示されるカラムレジス夕のビット位置の内容との
論理和をとって１レジスタのｉ番目で示されるカラムレ
ジスタのビット位置へ格納することを意味する。
ＲＲｊ，ＲＲｉは、それぞれ１レジスタ又はＪレジス夕
の内容を右に１ビットシフトすると共に、左端より“０
”を入れることを意味する。
の内容を右に１ビットシフトすると共に、左端より“０
”を入れることを意味する。
このプログラムを「実行したときのカラムレジスタ、１
レジスタ、Ｊレジスタの内容の変化が第１２図に示され
る。
レジスタ、Ｊレジスタの内容の変化が第１２図に示され
る。
ここで、入力接点の状態としては、前述したようにＡ二
１，Ｂ＝○，Ｃ二１，Ｄ＝１，Ｅ：○，Ｆ＝１と仮定し
ている。
１，Ｂ＝○，Ｃ二１，Ｄ＝１，Ｅ：○，Ｆ＝１と仮定し
ている。
また第１２図においてカラムレジスタの内容で、×印は
、“０”でも“１”でも良い、即ち、不定であることを
示す。第１２図の左側の数字■〜■は、上記の各命令語
の順序に対応し、レジスタの状態は、各命令語実行後の
状態を示している。以上の実施例に示されるように、カ
ラムレジスタを先入れ先出し方式とすることにより、機
械語の内に力ラム部を持たないので、シーケンスプログ
ラムの修正に対して、容易に対拠でき、また、アドレス
空間もその分拡大された、ＰＬＣの提供が可能となった
。
、“０”でも“１”でも良い、即ち、不定であることを
示す。第１２図の左側の数字■〜■は、上記の各命令語
の順序に対応し、レジスタの状態は、各命令語実行後の
状態を示している。以上の実施例に示されるように、カ
ラムレジスタを先入れ先出し方式とすることにより、機
械語の内に力ラム部を持たないので、シーケンスプログ
ラムの修正に対して、容易に対拠でき、また、アドレス
空間もその分拡大された、ＰＬＣの提供が可能となった
。
以上の実施例ではアキュムレータの１個の事例であった
が、２個、或いはそれ以上のアキュムレータを設けた事
例に対しても本発明は適用できる。
が、２個、或いはそれ以上のアキュムレータを設けた事
例に対しても本発明は適用できる。
本発明によれば、プログラムの修正を極めて容易にでき
るようになった。
るようになった。
第１図はシーケンス制御装置の全体構成図、第２図、第
３図はシーケンス回路図を示す図、第４図は演算制御部
の従来例図、第５図、第６図は他のシーケンス回路図を
示す図、第７図は演算制御部の他の従来例図、第８図は
本発明の前提条件を提供するためのシーケンス回路図、
第９図は本発明の実施例図、第１０図は命令レジス夕の
構成図、第１１図は本発明を具体的に説明するためのシ
ーケンス回路図を示す図、第１２図イ〜力は本発明の動
作過程を説明するためのデータの流れを示す図である。 ３０１・…・・入力部、３０２・・・・・・演算制御部
、３０３・・・・・・出力部、３０４・・・・・・記憶
部、４０１・・・・・・アキュムレータ、４０２・・・
・・・命令レジスタ、４０３・・・・・・ＡＮＤゲート
。第’図 第２図 第３図 第４図 第５図 第６図 第ヮ図 第８図 豹４図 第ｌｏ図 第１１図 第１２図 第１２図
３図はシーケンス回路図を示す図、第４図は演算制御部
の従来例図、第５図、第６図は他のシーケンス回路図を
示す図、第７図は演算制御部の他の従来例図、第８図は
本発明の前提条件を提供するためのシーケンス回路図、
第９図は本発明の実施例図、第１０図は命令レジス夕の
構成図、第１１図は本発明を具体的に説明するためのシ
ーケンス回路図を示す図、第１２図イ〜力は本発明の動
作過程を説明するためのデータの流れを示す図である。 ３０１・…・・入力部、３０２・・・・・・演算制御部
、３０３・・・・・・出力部、３０４・・・・・・記憶
部、４０１・・・・・・アキュムレータ、４０２・・・
・・・命令レジスタ、４０３・・・・・・ＡＮＤゲート
。第’図 第２図 第３図 第４図 第５図 第６図 第ヮ図 第８図 豹４図 第ｌｏ図 第１１図 第１２図 第１２図
Claims (1)
- 【特許請求の範囲】 １ 記憶装置に格納されたシーケンスプログラムを読出
し実行するシーケンス表示制御方法において、 該シー
ケンスプログラムであるシーケンス回路用を複数の行と
複数の列とに分割し、 該分割された行ごとにかつ列順
にシーケンス回路図を順次表示し、 当該行のシーケン
ス回路の表示において次行への分岐があるときは該分岐
信号を先入れ先出しレジスタに順次記憶させ、 当該行
に続く次行のシーケンス回路の表示において前行からの
分岐があるときは前行において分岐信号として記憶され
た順序で該先入れ先出しレジスタから該分岐信号を読出
し、 該読出された信号を用いて順次シーケンス回路の
表示制御をおこなうことを特徴とするシーケンス表示制
御方法。 ２ 前記特許請求の範囲第１項の記載において、 該先
入れ先出しレジスタへの記憶をおこなうときは該先入れ
先出しレジスタとは別個に設けたレジスタ（Ｉレジスタ
）によりそのビツトを指示し、 該先入れ先出しレジス
タから読み出すときは該先入れ先出しレジスタとは別個
に設けたレジスタ（Ｊレジスタ）によりそのビツトを指
示し、 該分岐信号の記憶読出しを制御することを特徴
とするシーケンス表示制御方法。 ３ 前記特許請求の範囲第２項記載において、該先入れ
先出しレジスタ、Ｉレジスタ、Ｊレジスタは表示シーケ
ンス回路の最大列数に相当するビツトを有するレジスタ
であつて順次循環制御せしむることを特徴とするシーケ
ンス表示制御方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53111661A JPS6010644B2 (ja) | 1978-09-13 | 1978-09-13 | シ−ケンス表示制御方法 |
| FR7922839A FR2436438B1 (fr) | 1978-09-13 | 1979-09-12 | Procede et dispositif de commande d'affichage de sequence |
| CA000335532A CA1121066A (en) | 1978-09-13 | 1979-09-12 | Sequence display controlling method and controller |
| DE2936915A DE2936915C2 (de) | 1978-09-13 | 1979-09-12 | Verfahren und Vorrichtung zur Steuerung eines Ein-Aus-Anzeige-Wählsignals in einer Anzeige- und Ablaufsteuerung |
| GB7931559A GB2030324B (en) | 1978-09-13 | 1979-09-12 | Programmable controller |
| US06/075,221 US4316260A (en) | 1978-09-13 | 1979-09-13 | Sequence display controlling method and controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53111661A JPS6010644B2 (ja) | 1978-09-13 | 1978-09-13 | シ−ケンス表示制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5539930A JPS5539930A (en) | 1980-03-21 |
| JPS6010644B2 true JPS6010644B2 (ja) | 1985-03-19 |
Family
ID=14566972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53111661A Expired JPS6010644B2 (ja) | 1978-09-13 | 1978-09-13 | シ−ケンス表示制御方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4316260A (ja) |
| JP (1) | JPS6010644B2 (ja) |
| CA (1) | CA1121066A (ja) |
| DE (1) | DE2936915C2 (ja) |
| FR (1) | FR2436438B1 (ja) |
| GB (1) | GB2030324B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101380251B1 (ko) * | 2009-11-12 | 2014-04-01 | 현대모비스 주식회사 | 전조등 구동장치 및 그 제어방법 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0112427B1 (fr) * | 1982-12-28 | 1988-09-21 | International Business Machines Corporation | Dispositif de commande logique programmable |
| JPS59205605A (ja) * | 1983-05-07 | 1984-11-21 | Hitachi Ltd | シ−ケンス制御装置 |
| JPS6031645A (ja) * | 1983-08-01 | 1985-02-18 | Hitachi Ltd | シーケンス演算処理装置 |
| JPH0619651B2 (ja) * | 1984-06-22 | 1994-03-16 | 株式会社日立製作所 | シ−ケンス制御装置 |
| US4722071A (en) * | 1985-04-19 | 1988-01-26 | Pertron Controls, Corporation | Compiler for evaluating Boolean expressions |
| JPH0827645B2 (ja) * | 1987-04-27 | 1996-03-21 | 株式会社東芝 | プログラマブルコントロ−ラ |
| US5005152A (en) * | 1989-04-05 | 1991-04-02 | Allen-Bradley Company | Industrial controller with decompilable user program |
| US5243511A (en) * | 1989-06-30 | 1993-09-07 | Icom, Inc. | Method and apparatus for block move re-addressing in ladder logic programs |
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| US5276811A (en) * | 1989-06-30 | 1994-01-04 | Icom, Inc. | Method for emulating programmable logic controller by exchanging information between debug program which emulates I/O devices and ladder logic program |
| US5349518A (en) * | 1989-06-30 | 1994-09-20 | Icom, Inc. | Method and apparatus for symbolic ladder logic programming with automatic attachment of addresses |
| US4991076A (en) * | 1989-06-30 | 1991-02-05 | Icom Inc. | Method and apparatus for creating custom displays for monitoring ladder logic programs |
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| US5321829A (en) * | 1990-07-20 | 1994-06-14 | Icom, Inc. | Graphical interfaces for monitoring ladder logic programs |
| US5508909A (en) * | 1994-04-26 | 1996-04-16 | Patriot Sensors And Controls | Method and systems for use with an industrial controller |
| FR2852714B1 (fr) * | 2003-03-17 | 2005-05-06 | Schneider Electric Ind Sas | Procede de programmation d'un automatisme |
| JP4650552B2 (ja) * | 2008-10-14 | 2011-03-16 | ソニー株式会社 | 電子機器、コンテンツ推薦方法及びプログラム |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3686639A (en) * | 1969-12-11 | 1972-08-22 | Modicon Corp | Digital computer-industrial controller system and apparatus |
| JPS5124072B2 (ja) * | 1972-07-14 | 1976-07-21 | ||
| IT985055B (it) * | 1972-07-24 | 1974-11-30 | Babcock & Wilcox Co | Apparecchiatura elettronica e meto do per la elaborazione di informa zioni per macchine utensili ed altro |
| AU482164B2 (en) * | 1972-11-13 | 1975-05-15 | Lm ERICSSON PTY. LTD | TIME DIVISION MULTIPLEXED Specification DIGITAL SWITCHING APPARATUS V |
| JPS5627125B2 (ja) * | 1973-05-07 | 1981-06-23 | ||
| US3964026A (en) * | 1973-05-22 | 1976-06-15 | Nissan Motor Co., Ltd. | Sequence block display system |
| US3887394A (en) * | 1973-09-04 | 1975-06-03 | Mallory & Co Inc P R | Battery cartridge with hollow case of minimum weight and dimensions |
| US3982230A (en) * | 1974-01-07 | 1976-09-21 | Texas Instruments Incorporated | Programmable logic controller with flag storage |
| GB1490550A (en) * | 1974-01-07 | 1977-11-02 | Texas Instruments Inc | Programmable logic control system with memory for temporary storage |
-
1978
- 1978-09-13 JP JP53111661A patent/JPS6010644B2/ja not_active Expired
-
1979
- 1979-09-12 CA CA000335532A patent/CA1121066A/en not_active Expired
- 1979-09-12 FR FR7922839A patent/FR2436438B1/fr not_active Expired
- 1979-09-12 GB GB7931559A patent/GB2030324B/en not_active Expired
- 1979-09-12 DE DE2936915A patent/DE2936915C2/de not_active Expired
- 1979-09-13 US US06/075,221 patent/US4316260A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101380251B1 (ko) * | 2009-11-12 | 2014-04-01 | 현대모비스 주식회사 | 전조등 구동장치 및 그 제어방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2936915A1 (de) | 1980-04-03 |
| CA1121066A (en) | 1982-03-30 |
| FR2436438A1 (fr) | 1980-04-11 |
| US4316260A (en) | 1982-02-16 |
| GB2030324B (en) | 1983-02-02 |
| FR2436438B1 (fr) | 1986-08-14 |
| DE2936915C2 (de) | 1983-07-28 |
| GB2030324A (en) | 1980-04-02 |
| JPS5539930A (en) | 1980-03-21 |
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