JPH0827645B2 - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPH0827645B2 JPH0827645B2 JP62101739A JP10173987A JPH0827645B2 JP H0827645 B2 JPH0827645 B2 JP H0827645B2 JP 62101739 A JP62101739 A JP 62101739A JP 10173987 A JP10173987 A JP 10173987A JP H0827645 B2 JPH0827645 B2 JP H0827645B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- programmable controller
- cpu
- processing
- master cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/058—Safety, monitoring
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は鉄鋼、製紙プラント、公共システム、自動車
製造など産業用システム制御に使用されるプログラマブ
ルコントローラにかかり、特にその命令実行モニタ方式
に関するものである。
製造など産業用システム制御に使用されるプログラマブ
ルコントローラにかかり、特にその命令実行モニタ方式
に関するものである。
（従来の技術） ラダーダイアグラムによってプラグラミングされるシ
ーケンスプログラムの一例を第３図に示す。また通常の
プログラマブルコントローラ（以下PCと呼ぶ）の系統図
を第４図に示す。PCプログラミングおよび実行の監視に
は第３図に対応するグラフィック表示を持つプラグラマ
が使用される。
ーケンスプログラムの一例を第３図に示す。また通常の
プログラマブルコントローラ（以下PCと呼ぶ）の系統図
を第４図に示す。PCプログラミングおよび実行の監視に
は第３図に対応するグラフィック表示を持つプラグラマ
が使用される。
グラフィック表示では、接点またはコイルでオンして
いるものは高輝度或いは色を変えて表示され、また左側
の母線から右端のコイルに向けて電流の通る経路が高輝
度表示され、命令の実行状態や出力を成立させている条
件が目視で確認できるようにしている。
いるものは高輝度或いは色を変えて表示され、また左側
の母線から右端のコイルに向けて電流の通る経路が高輝
度表示され、命令の実行状態や出力を成立させている条
件が目視で確認できるようにしている。
このような表示を実行するためには、一命令の実行ご
とにその命令の使用しているオペランドデバイス（リレ
ーやコイル）のオンオフ情報と、その命令への入力とデ
バイスの状態で決定される出力のオンオフ情報をCPUが
蓄積しておく必要がある。
とにその命令の使用しているオペランドデバイス（リレ
ーやコイル）のオンオフ情報と、その命令への入力とデ
バイスの状態で決定される出力のオンオフ情報をCPUが
蓄積しておく必要がある。
これらのビット情報はPCのメモリに格納されるとき、
メモリの使用効率を上げるためにワードの先頭からビッ
ト単位で順に詰めて格納される。
メモリの使用効率を上げるためにワードの先頭からビッ
ト単位で順に詰めて格納される。
上記の処理はCPUのソフトウェアにより実行される
が、通常のCPUにはビット操作命令がないので、シフト
処理や論理演算の組み合せで実現している。従ってこの
処理は第５図のフローチャートに示すようにかなり複雑
となり、特に１つのワードのメモリが一杯になって次の
ワードへ移るときなどに演算回数が多くなる。また一命
令の実行ごとにこの処理が行われるので、モニタ中のプ
ログラムの実行はモニタされていない時に比較してかな
り遅くなる。
が、通常のCPUにはビット操作命令がないので、シフト
処理や論理演算の組み合せで実現している。従ってこの
処理は第５図のフローチャートに示すようにかなり複雑
となり、特に１つのワードのメモリが一杯になって次の
ワードへ移るときなどに演算回数が多くなる。また一命
令の実行ごとにこの処理が行われるので、モニタ中のプ
ログラムの実行はモニタされていない時に比較してかな
り遅くなる。
近年PCはますます高度のデータ処理能力、数値演算能
力および高速なシーケンス演算処理能力が求められてき
ているが、汎用のCPUは数値やデータの演算は速いがシ
ーケンス命令の実行が遅く、従ってシーケンス演算には
専用のCPUを使用した方が処理時間が短くなる。
力および高速なシーケンス演算処理能力が求められてき
ているが、汎用のCPUは数値やデータの演算は速いがシ
ーケンス命令の実行が遅く、従ってシーケンス演算には
専用のCPUを使用した方が処理時間が短くなる。
このためオペレーティングシステムの実行や数値およ
びデータの処理のためのマスタCPUと、ラダーダイアグ
ラムなどで表現されるシーケンスプログラムの実行のた
めのスレーブCPUとに処理を分担させ、それらを必要に
応じて時分割で使用するPCが出現している。
びデータの処理のためのマスタCPUと、ラダーダイアグ
ラムなどで表現されるシーケンスプログラムの実行のた
めのスレーブCPUとに処理を分担させ、それらを必要に
応じて時分割で使用するPCが出現している。
（発明が解決しょうとする問題点） しかし、このようなPCにおいても、モニタ時には一命
令ごとにスレーブCPUがマスタCPUに割込みを行って、実
行した命令の出力やデバイスのオンオフ情報を読取って
もらっているので、モニタを行うときは実行速度が格段
に遅くなるという問題がある。
令ごとにスレーブCPUがマスタCPUに割込みを行って、実
行した命令の出力やデバイスのオンオフ情報を読取って
もらっているので、モニタを行うときは実行速度が格段
に遅くなるという問題がある。
本発明はシステム処理用のマスタCPUとシーケンス演
算用のスレーブCPUを持つプログラマブルコントローラ
において、命令実行モニタ時のマスタCPUの負荷を軽減
させ、モニタ中でもプログラムの処理を高速で行えるよ
うにした合理的なプログラマブルコントローラを提供す
ることを目的としている。
算用のスレーブCPUを持つプログラマブルコントローラ
において、命令実行モニタ時のマスタCPUの負荷を軽減
させ、モニタ中でもプログラムの処理を高速で行えるよ
うにした合理的なプログラマブルコントローラを提供す
ることを目的としている。
（問題点を解決するための手段および作用） 本発明は、シーケンス演算用スレーブCPUの内部に命
令実行モニタ時にデバイスのオンオフ情報を格納するス
テータスレジスタと、命令の出力を格納するリザルトレ
ジスタと、モニタ動作中であることを示すフリップフロ
ップ（以下F/Fと呼ぶ）と、モニタした命令数を数える
カウンタを設け、F/Fがセットされている間、命令の実
行ごとに出力とデバイスのオンオフ情報を各レジスタに
格納すると共にカウンタをインクリメントさせ、カウン
タのカウント値が所定値に達したときマスタCPUに上記
２つのレジスタ内の情報を読取らせ、所定の数のシーケ
ンスを一括してマスタCPUにモニタさせることによりマ
スタCPUのモニタ処理に要する負荷を軽減させ、モニタ
時のプログラムの実行速度の低下を防止するものであ
る。
令実行モニタ時にデバイスのオンオフ情報を格納するス
テータスレジスタと、命令の出力を格納するリザルトレ
ジスタと、モニタ動作中であることを示すフリップフロ
ップ（以下F/Fと呼ぶ）と、モニタした命令数を数える
カウンタを設け、F/Fがセットされている間、命令の実
行ごとに出力とデバイスのオンオフ情報を各レジスタに
格納すると共にカウンタをインクリメントさせ、カウン
タのカウント値が所定値に達したときマスタCPUに上記
２つのレジスタ内の情報を読取らせ、所定の数のシーケ
ンスを一括してマスタCPUにモニタさせることによりマ
スタCPUのモニタ処理に要する負荷を軽減させ、モニタ
時のプログラムの実行速度の低下を防止するものであ
る。
（実施例） 本発明の一実施例を第１図に示す。
第１図において、１はスレーブCPU、11は命令実行回
路、12はデバイスのオンオフ情報を格納するステータス
レジスタ、13は命令の出力格納するリザルトレジスタ、
14はモニタ命令数をカウントするカウンタ、15はモニタ
実行中を示すF/Fである。
路、12はデバイスのオンオフ情報を格納するステータス
レジスタ、13は命令の出力格納するリザルトレジスタ、
14はモニタ命令数をカウントするカウンタ、15はモニタ
実行中を示すF/Fである。
また２はマスタCPU、３はPC内のシステムバス、４は
プログラム実行用のRAM、５はPCのシステムプログラム
を格納するROM、６はユーザプログラム格納用メモリ、
７はPCのI/Oである。
プログラム実行用のRAM、５はPCのシステムプログラム
を格納するROM、６はユーザプログラム格納用メモリ、
７はPCのI/Oである。
ステータスレジスタ12、リザルトレジスタ13はそれぞ
れシフトレジスタ構成になっており、入力には命令実行
回路11からデバイスのオンオフ情報および命令の出力が
入力される。
れシフトレジスタ構成になっており、入力には命令実行
回路11からデバイスのオンオフ情報および命令の出力が
入力される。
F/F15がセットされていると、上記２つのレジスタ12,
13とカウンタ14にはクロック入力として命令実行回路11
から命令実行パルスが与えられ、命令の実行ごとにシフ
トレジスタの内容がシフトされ、各ビット情報が時系列
的に蓄積されると共にカウンタ14は順次インクリメント
して行く。
13とカウンタ14にはクロック入力として命令実行回路11
から命令実行パルスが与えられ、命令の実行ごとにシフ
トレジスタの内容がシフトされ、各ビット情報が時系列
的に蓄積されると共にカウンタ14は順次インクリメント
して行く。
カウンタ14はレジスタのビット幅だけカウントアップ
すると、最上位の桁に桁上がりを発生し、この桁上り信
号がマスタCPU2への割込信号として使用される。
すると、最上位の桁に桁上がりを発生し、この桁上り信
号がマスタCPU2への割込信号として使用される。
マスタCPU2は割込信号が入力されると各レジスタの内
容を読み取り、この読み取り動作によってカウンタ14は
リセットされ、割込信号もリセットされて次の命令から
のモニタが可能となる。
容を読み取り、この読み取り動作によってカウンタ14は
リセットされ、割込信号もリセットされて次の命令から
のモニタが可能となる。
このときのマスタCPUの処理手順を第２図のフローチ
ャートに示すが、マスタCPUがビット演算を行ってモニ
タ処理を実行する従来の第５図に比較して、処理が格段
に簡略化されている。
ャートに示すが、マスタCPUがビット演算を行ってモニ
タ処理を実行する従来の第５図に比較して、処理が格段
に簡略化されている。
また第５図の処理は１つの命令ごとに行わねばならな
いのに対して、第２図の処理は複数の命令ごとに１回だ
けで良く、処理時間は大幅に短縮される。
いのに対して、第２図の処理は複数の命令ごとに１回だ
けで良く、処理時間は大幅に短縮される。
なおスレーブCPUでの処理は命令の実行と同時に並行
して行われるので、実質的に処理時間は変化しない。
して行われるので、実質的に処理時間は変化しない。
以上説明したように本発明のプログラマブルコントロ
ーラは、シーケンス演算用スレーブCPUの内部に命令実
行モニタ用のレジスタおよびカウンタを設け、命令実行
時のモニタ対象となるビット情報を、モニタ処理を行う
マスタCPUの処理しやすい形に変換して渡すと共に、そ
の処理の頻度を減らすことにより、命令実行モニタ時に
おけるマスタCPUの負荷を大幅に軽減させ、命令実行モ
ニタ時のプログラムの実行速度の低下を防止することが
できる。
ーラは、シーケンス演算用スレーブCPUの内部に命令実
行モニタ用のレジスタおよびカウンタを設け、命令実行
時のモニタ対象となるビット情報を、モニタ処理を行う
マスタCPUの処理しやすい形に変換して渡すと共に、そ
の処理の頻度を減らすことにより、命令実行モニタ時に
おけるマスタCPUの負荷を大幅に軽減させ、命令実行モ
ニタ時のプログラムの実行速度の低下を防止することが
できる。
第１図は本発明によるプログラマブルコントローラの一
実施例を示す系統図、第２図は本発明によるプログラマ
ブルコントローラのモニタ処理の手順を示すフローチャ
ート、第３図はシーケンスプログラムのモニタ表示の一
例を示す図、第４図は従来のプログラマブルコントロー
ラの構成を示す系統図、第５図は従来のプログラマブル
コントローラのモニタ処理の手順を示すフローチャート
である。 １……スレーブCPU 11……命令実行回路 12……ステータスレジスタ 13……リザルトレジスタ 14……カウンタ 15……モニタF/F ２……マスタCPU ３……システムバス ４……プログラム実行用RAM ５……システムプログラムROM ６……ユーザプログラムメモリ ７……I/O
実施例を示す系統図、第２図は本発明によるプログラマ
ブルコントローラのモニタ処理の手順を示すフローチャ
ート、第３図はシーケンスプログラムのモニタ表示の一
例を示す図、第４図は従来のプログラマブルコントロー
ラの構成を示す系統図、第５図は従来のプログラマブル
コントローラのモニタ処理の手順を示すフローチャート
である。 １……スレーブCPU 11……命令実行回路 12……ステータスレジスタ 13……リザルトレジスタ 14……カウンタ 15……モニタF/F ２……マスタCPU ３……システムバス ４……プログラム実行用RAM ５……システムプログラムROM ６……ユーザプログラムメモリ ７……I/O
Claims (1)
- 【請求項１】システム処理を行うマスタCPUとシーケン
ス命令の実行を行うスレーブCPUを有するプログラマブ
ルコントローラにおいて、シーケンス命令の実行をモニ
タするときシーケンス命令の接点情報および命令出力を
ビット情報として記憶するそれぞれのレジスタと、モニ
タしたシーケンス命令の数をカウントするカウンタを設
け、上記カウンタのカウント値が所定値に達するごとに
上記記憶したビット情報を上記マスタCPUを介して一括
してモニタすることを特徴とするプログラマブルコント
ローラ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101739A JPH0827645B2 (ja) | 1987-04-27 | 1987-04-27 | プログラマブルコントロ−ラ |
| US07/183,991 US4961131A (en) | 1987-04-27 | 1988-04-20 | Programmable controller |
| AU15113/88A AU580484B1 (en) | 1987-04-27 | 1988-04-22 | Programmable controller |
| KR8804554A KR920000419B1 (en) | 1987-04-27 | 1988-04-22 | Programmable controller |
| DE3813980A DE3813980C2 (de) | 1987-04-27 | 1988-04-26 | Programmierbare Steuereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101739A JPH0827645B2 (ja) | 1987-04-27 | 1987-04-27 | プログラマブルコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63268002A JPS63268002A (ja) | 1988-11-04 |
| JPH0827645B2 true JPH0827645B2 (ja) | 1996-03-21 |
Family
ID=14308623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62101739A Expired - Lifetime JPH0827645B2 (ja) | 1987-04-27 | 1987-04-27 | プログラマブルコントロ−ラ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4961131A (ja) |
| JP (1) | JPH0827645B2 (ja) |
| KR (1) | KR920000419B1 (ja) |
| AU (1) | AU580484B1 (ja) |
| DE (1) | DE3813980C2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4021840A1 (de) * | 1990-07-09 | 1992-01-23 | Daimler Benz Ag | Mehrrechnersystem fuer steuer- und diagnosegeraete bei einem kraftfahrzeug |
| FR2688902B1 (fr) * | 1992-03-23 | 1996-12-13 | Telemecanique | Unite d'automate ou d'automatisme programmable. |
| JPH07319511A (ja) * | 1994-03-31 | 1995-12-08 | Mitsubishi Electric Corp | モニタ方法 |
| US5737711A (en) * | 1994-11-09 | 1998-04-07 | Fuji Jukogyo Kabuishiki Kaisha | Diagnosis system for motor vehicle |
| US5764505A (en) * | 1996-01-23 | 1998-06-09 | Cymer, Inc. | Gas discharge laser control systems using multiple CPU's with shared memory on a common bus |
| DE19635839A1 (de) * | 1996-09-04 | 1998-03-05 | Teves Gmbh Alfred | Verfahren zum Prüfen des Bauteils eines Systems in einem Kraftfahrzeug |
| US6591358B2 (en) * | 2001-01-26 | 2003-07-08 | Syed Kamal H. Jaffrey | Computer system with operating system functions distributed among plural microcontrollers for managing device resources and CPU |
| JP2002351510A (ja) * | 2001-05-29 | 2002-12-06 | Mitsubishi Electric Corp | プログラマブルコントローラ用設定表示装置 |
| TWI223134B (en) * | 2003-06-13 | 2004-11-01 | Delta Electronics Inc | Programmable logic controller with extra memory |
Family Cites Families (13)
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| US4048625A (en) * | 1976-05-05 | 1977-09-13 | General Electric Company | Buffered print control system using fifo memory |
| US4064395A (en) * | 1976-08-17 | 1977-12-20 | Cincinnati Milacron Inc. | Machine control system employing a programmable machine function controller |
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| US4215399A (en) * | 1978-08-24 | 1980-07-29 | Texas Instruments Incorporated | Special function control system for a dual microprocessor programmable process control system |
| JPS6010644B2 (ja) * | 1978-09-13 | 1985-03-19 | 日産自動車株式会社 | シ−ケンス表示制御方法 |
| JPS5760411A (en) * | 1980-09-29 | 1982-04-12 | Toyoda Mach Works Ltd | Status display device of sequence controller |
| JPS57141709A (en) * | 1981-02-27 | 1982-09-02 | Nissan Motor Co Ltd | Operation processor for sequence controller |
| JPS57191703A (en) * | 1981-05-20 | 1982-11-25 | Fanuc Ltd | Sequence controller |
| US4534011A (en) * | 1982-02-02 | 1985-08-06 | International Business Machines Corporation | Peripheral attachment interface for I/O controller having cycle steal and off-line modes |
| US4488258A (en) * | 1982-09-20 | 1984-12-11 | Allen-Bradley | Programmable controller with control program comments |
| DE3302929A1 (de) * | 1983-01-28 | 1984-08-02 | Siemens AG, 1000 Berlin und 8000 München | Speicherprogrammierbare steuerung |
| DD266719A3 (de) * | 1983-08-02 | 1989-04-12 | Numerik Karl Marx Veb | Programmsteueranordnung zur steuerung von maschinen und prozessen |
-
1987
- 1987-04-27 JP JP62101739A patent/JPH0827645B2/ja not_active Expired - Lifetime
-
1988
- 1988-04-20 US US07/183,991 patent/US4961131A/en not_active Expired - Lifetime
- 1988-04-22 KR KR8804554A patent/KR920000419B1/ko not_active IP Right Cessation
- 1988-04-22 AU AU15113/88A patent/AU580484B1/en not_active Expired
- 1988-04-26 DE DE3813980A patent/DE3813980C2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3813980A1 (de) | 1988-11-10 |
| DE3813980C2 (de) | 1997-08-07 |
| US4961131A (en) | 1990-10-02 |
| AU580484B1 (en) | 1989-01-12 |
| JPS63268002A (ja) | 1988-11-04 |
| KR920000419B1 (en) | 1992-01-13 |
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Legal Events
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|---|---|---|---|
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