JPS6329843A - プログラム制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、プログラム制御方式に関するもので、例え
ば、マイクロプログラム制御方式を用いたコンピュータ
システムに利用して有効な技術に関するものである。

〔従来の技術〕

マイクロプログラム制御方式を用いたコンピュータシス
テムについては、例えば１９７７年５月に■産報から発
行された上原−矩・松崎稔共著ｒマイクロプログラミン
グとその応用」に記載されている。

〔発明が解決しようとする問題点〕

上記のようなマイクロプログラム制御方式を用いたコン
ピュータシステムにおいては、マイクロプログラムを構
成する各命令語は制御記憶装置として設けられるＲＯＭ
　（リード・オンリー・メモリ）又はＲＡＭ　（ランダ
ム・アクセス・メモリ）に記憶される。また、これらの
命令語は、例えば３２ビツトや６４ビツトといった比較
的多数のビットにより構成される。したがって、制御記
憶装置とされるＲＯＭ等の記憶容量を減らし、その低コ
スト化を図るため、複数の機械語命令で共通に用いられ
るマイクロプログラムをマイクロプログラムサブルーチ
ンとして共有化する方法が採られている。

ところが、このようなマイクロプログラムサブルーチン
の共有化と細分化が進み、さらに第３図に示すように、
分岐先のサブルーチンからさらに他のサブルーチンに分
岐するような複数段のサブルーチン分岐処理が行われる
場合、レジスタやポインタ等を退避したりサブルーチン
で使用する変数設定等のためのＬｉｎｋ（リンク二分岐
）処理が分岐の都度必要となる。また、それにともなっ
て、分岐先のサブルーチンで行われるＥｎｔｒｙ（エン
トリー）処理あるいはもとのプログラムに復帰するため
のＲｅｔｕｒｎ　（リターン）処理等も必要となる。し
たがって、このようなサブルーチンとの連結処理に必要
とされるマイクロプログラムステップ数が多くなり、サ
ブルーチン化の本来の目的とされる制御記憶装置の削減
と低コスト化が逆に妨げられてしまう。

この発明の目的は、分岐処理の効率化を図ったプログラ
ム制御方式を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、関連する複数の処理を行うための複数のプロ
グラムからなるサブルーチン中のマクロ命令を、サブル
ーチンへの分岐処理においてセント又はリセットされる
フラグに従って選択的に実行させるものである。

〔作　　用〕

上記した手段によれば、類似した複数の処理を行う複数
のマイクロプログラムサブルーチンを一体化し、フラグ
設定によってハードウェアへの効果を調節することがで
きるため、分岐処理を効率化し、制御記憶装置の記憶容
量を減らして低コスト化を図ったマイクロプログラム制
御方式のコンピュータシステムを実現することができる
。

〔実施例〕

第１図には、この発明に利用されるプログラム制御方式
のマイクロプロセッサの一実施例を示すブロック図が示
されている。同図の各回路ブロックを構成する回路素子
は、特に制限されないが、公知の集積回路の製造技術に
よって、単結晶シリコンのような１個の半導体基板上に
おいて形成される。

この実施例のマイクロプロセッサは、マイクロプログラ
ム制御方式を用いたものであり、その動作は、主記憶装
置ＭＭに格納される機械語命令と、制御記憶装置ＣＳに
格納され上記機械語命令に対応して設けられる一連の制
御語からなるマイクロプログラムによって制御される。

また、これらのマイクロプログラムのうち、頻繁に用い
られるプログラムは部分的にマイクロプログラムサブル
ーチンとして共有化され、制御記憶装置ＣＳから読み出
された特定のマクロ命令がハードウェアに対して有効か
無効かを決めるサブルーチンコンディシッンフラグＳＲ
Ｃ等のハードフラグが設けられる。

このハードフラグＳＲＣは、サブルーチンに分岐する前
のＬＩＮＫ（分岐）処理においてセント又はリセットさ
れ、論理“０”であると、発行された特定のマクロ命令
がハードウェアに対して無効となり、論理“ｌ”である
と、発行されたマクロ命令がハードウェアに対して有効
となる。これにより、類似した複数の処理を行う複数の
マイクロプログラムサブルーチンを一体化して部分共有
し、制御記憶装置の記憶容量を減らして低コスト化を図
るものである。

第１図において、制御記憶装置ＣＳは、特に制限されな
いが、６４ビット同時読み出し可能なＲＯＭにより構成
され、複数の制御語からなるマイクロプログラムやマイ
クロプログラムサブルーチンを格納する。この制御記憶
装置ＣＳのアドレスは、レジスタ群ＲＥＧＧに含まれる
制御記憶装置用シーケンスコントロールカウンタｃｓｓ
ｃｃによって指定される。また、制御記憶装置ＣＳから
読み出された制御語は、制御記憶装置用インストラクシ
ョンレジスタＣ３ｌＲに保持され、機能別に分解された
後、制御ユニット群ＣＵＧに含まれる各制御ユニットに
送られる。第１図には、制御ユニット群ＣＵＧに含まれ
る複数の制御ユニットのうち、分岐制御ユニットＬＩＮ
ＫＣ、フラグ制御ユニットＦＬＧＣ及びレジスタ制御ユ
ニットＲＥＧＣが例示的に示されている。

制御記憶装置用インストラクションレジスタＣ３ｌＲに
保持される制御語のうち、上位の一部は各制御語の動作
モードを指定し、各制御ユニ７）を起動するためのオペ
レーションコード部ＯＰとされ、各制御ユニットに送ら
れる。各制御ユニットは、このオペレーションコード部
ＯＰに従ってその動作を開始し、所定の制御シーケンス
に従って、マイクロプロセンサの対応するユニットの制
御を行う。

制御語のうち、レジスタ等を指定するためのオペランド
部ＲＥＧは、レジスタ制御ユニットＲＥＧＣ及びフラグ
制御ユニットＦＬＧＵに送られる。

レジスタ制御ユニットＲＥＧＣは、後述するレジスタ群
ＲＥＧＧに含まれる各種のレジスタのうち、上記オペラ
ンド部ＲＥＧに指定されるレジスタを選択し、そのデー
タ入出力制御を行う。また、フラグ制御ユニットＦＬＧ
Ｃは、フラグ制御命令において、フラグ群ＦＣに含まれ
るフラグの中から上記オペランド部ＲＥＧによって指定
されるフラグ用フリップフロフブを選択し、セット又は
リセ７目１ｇとする、フラグ群ＦＣは、第２図に例示的
に示されるサブルーチンコンディションフラグＳＲＣ及
びジャンプコンディションフラグＪＣの他、演算やジャ
ンプ処理等の条件を設定するための複数のフラグにより
構成される。

制御記憶装置用インストラクションレジスタＣ３ｌＲに
保持される制御語のうち、制御記憶装置Ｃ８のアドレス
を直接的に１旨定するための直接アドレス部ＩＡＤは、
アドレス選択回路ＡＤＳに送られる。アドレス選択回路
ＡＤＳには、上記制御語の直接アドレス部ＩＡＤの他、
制御記憶装置用シーケンスコントロールカウンタｃｓｓ
ｃｃのアドレスをプラス１回路＋１によって自動的にカ
ウントアツプした順次アドレスと、リンクレジスタＬＩ
ＮＫによって指定される分岐アドレスが供給される。ア
ドレス選択回路ＡＤＳは、分岐制御ユニットＬＩＮＫＣ
から送られる制御信号に従って、上記三つのアドレス信
号のうち一つを選択し、制御記憶装置用シーケンスコン
トロールカウンタＣｓ５ｃｃに入力する。分岐制御ユニ
ットＬＩＮＫＣは、条（１（＝Ｊきジャンプ命令等にお
いて、分岐アドレスを選択するための制御信号を形成し
、上記アドレス選択回路ＡＤＳに送り、必要な分岐制御
を行う。

すなわち、この実施例のマイクロプロセッサには、特に
制限されないが、３種類のアドレス指定モードが設けら
れる。その第１は、制御記憶装置Ｃ８の連続したアドレ
スに格納される一連のマイクロプログラムがそのアドレ
ス順に順次実行される場合であり、制御記憶装置用シー
ケンスコントロールカウンタｃｓｓｃｃに指定される制
御記憶装置Ｃ８のアドレスは、プラス１回路＋１〜アド
レス選択回路ＡＤＳを経て１アドレスごとにカウントア
ツプされる。

第２のアドレス指定モードは、無条件ジャンプ命令等の
ように、制御記憶装置ＣＳから読み出された制御語に含
まれる直接アドレス部ＩＡＤによって直接的にアドレス
が指定されるモードである。

分岐制御ユニン）ＬＩＮＫＣによって無条件ジャンプ命
令が識別されると、自動的に無条件ジャンプ命令の制御
語に含まれる直接アドレス部ＩＡＤが制御記憶装置用シ
ーケンスコントロールカウンタｃｓｓｃｃに取り込まれ
、マイクロプロセフすの処理は制」語の直接アドレス部
ＩＡＤに指定されるアドレスのマイクロプログラムに無
条件に分岐される。

この実施例のマイクロプロセッサのｆｆ１３のアドレス
指定モードは、条件付きジャンプ命令等のように、リン
クレジスタＬＩＮＫに保持されるアドレスによって間接
的にアドレスが指定されるモードである。この場合、例
えば条件付きジャンプ命令に指定されたフラグが論理“
０”にされていると、制御記憶装置ＣＳの次のアドレス
に格納されるマイクロプログラムが実行される。しかし
、指定されたフラグが論理“１”にされていると、自動
的にリンクレジスタＬＩＮＫに保持されるアドレスが制
御記憶装置用シーケンスコントロールカウンタｃｓｓｃ
ｃに取り込まれ、マイクロプロセンサの処理はリンクレ
ジスタＬＩＮＫに指定されるアドレスのマイクロプログ
ラムに選択的に分岐される。

上記のようなマイクロプロセッサの処理は、主記憶装置
ＭＭに格納される機械語命令（マクロ命令）に従って進
行される。すなわち、主記憶装置ＭＭに格納される機械
語命令の１ステツプに対し、所定の組み合わせとされる
複数のマイクロプログラムが対応付けられ、機械語命令
のオペランド部やデータの読み出し・演算処理又は入出
力機器の制御等を行うためのマイクロプログラムが順次
実行される。

主記憶装置ＭＭは、比較的大きな記憶容量とされるＲＯ
Ｍ及びＲＡＭによって構成され、一連の機械語命令から
なる主プログラムや演算データ等を格納する。主記憶装
置ＭＭのアドレスはメモリアドレスレジスタＭＡＲによ
って指定され、読み出された機械語命令や演算データは
メモリデータレジスタＭＤＲに保持される。また、これ
らの機械語命令や演算データは、特に制限されないが、
上記制御記憶装置ＣＳに格納される割御語よりも少ない
例えば１６ビツト構成とされる。

特に制限されないが、主プログラムを順次進行させるた
めのシーケンスコントロールカウンタＳＣＣとして汎用
レジスタＸが用いられる。この汎用レジスタＸのカウン
トアツプや、汎用レジスタＸに保持されるアドレスのメ
モリアドレスレジスタＭＡＲへの転写等の処理は、上記
の場合と同様に、制御記憶装置Ｃ８に格納されるマイク
ロプログラムによって実行される。

この実施例のマイクロプロセッサには、上記の各種レジ
スタの他、アキミュレータ用の二つのレジスタＡＣＣＡ
及びＡＣＣＢと、汎用レジスタＹが設けられ、上記の各
種レジスタとともにレジスタ群ＲＥＧＧを構成する。こ
れらのレジスタ群は、二つのバスＳＩＢ及び３２Ｂを介
して演笠論理ユニッ）ＡＬＵの二組の入力端子に結合さ
れ、データバスＤＢを介して演算論理ユニットＡＬＵの
出力端子に結合される。また、このデータバスＤＢによ
って各レジスタが相互に結合され、レジスタ間のデータ
授受が行われる。

演算論理ユニットＡＬＵは、バスＳＩＢ及び８２Ｂを介
して入力される二つのデータを、図示されない演算制御
ユニットの指示に従って演算し、その結果をアキミュレ
ータＡＣＣＡ−ＡＣＣＢ又は他の指定されたレジスタに
入力する。演算論理ユニットＡＬＵによる演算処理や、
アキミュレータＡＣＣＡ・ＡＣＣＢ及び各レジスタ間の
データ授受も、上記の制御記憶装置ＣＳに格納されるマ
イクロプログラムに従って制御される。

第２図には、第１図のマイクロプロセッサにおけるサブ
ルーチンの分岐処理の一実施例の処理フロー図が示され
ている。この実施例のマイクロプロセッサでは、前述の
ように、類似した複数の処理を行う複数のマイクロプロ
グラムサブルーチンを一体化し、部分共有することで、
分岐処理の効率化が図られる。また、これらのサブルー
チンの一部を選択的に実行させるためのサブルーチンコ
ンディションフラグＳＲＣが設けられる。

第２図に示されるサブルーチンは、機械語命令のうち例
えばロード命令 ＬＤ、ｒｌ＋　　ｒ２ とロードＥＡ　（Ｅｆｆｅｃｔｉｖｅ　　Ａｄｄｒｅｓ
　）命令ＬＥＡ、ｒｌ、　　ｒ２ によって共有される。すなわち、ロード命令ＬＤの場合
、特に制限されないが、第１オペランド部として指定さ
れるレジスタｒ１の内容によって実行アドレスＥ７〜を
計算し、上記ｆ！！装置ＭＭの実行アドレスＥＡに格納
されるデータを読み出した後、主記憶装置Ｍ　Ｍの第２
オペランド部とされるレジスタｒ２に指定されるアドレ
スに格納する。また、ロードＥ　Ａ命令ＬＥＡの場合、
第１オペランド部として指定されるレジスタｒ１の内容
によって実行アドレスＥ　Ａを計算し、その実行アト【
ノスＥＡを主記憶袋３ＭＭの第２オペランド部とされる
レジスタｒ２に１旨定されるアドレスに１各納する。こ
のように、ロード命令ＬＤとロードＥＡ命令ＬＥＡは、
実行アドレスＥＡを計算する部分において同じ処理が実
行される。すなわち、ロード命令ＬＤの場合でも実行ア
ドレスＥ　Ａを計算しその結果をレジスタｒ２に指定さ
れるアドレスに一旦格納し、その実行アドレスＥＡから
読み出したデータを再びレジスタｒ２に指定されるアド
レスに格納するようにすることで、ロード命令ＬＤとロ
ードＥＡ命令ＬＥＡとでサブルーチンの共有化を図って
いる。また、実行アドレスＥＡを計算するためのプログ
ラムからその実行アドレスＥＡの内容を読み出すための
プログラムに移行する間に条件付きジャンプ命令が設け
られ、サブルーチンコンディションフラグＳＲＣの判定
が行われる。すなわち、サブルーチンコンディションフ
ラグＳＲＣが論理“０”とされるロード命令ＬＤの場合
、実行アドレスＥＡを計算するためのプログラムに続い
てその実行アドレスＥＡの内容を読み出すためのプログ
ラムが実行される。また、サブルーチンコンディション
フラグＳＲＣが論理“１”とされるロードＥＡ命令ＬＥ
Ａの場合、サブルーチンによる処理は中断され、呼び出
しプログラムＣＰに戻って、次の処理に移行する。

第２図において、特に制限されないが、呼び出しプログ
ラムＣＰでは、まず主記憶装置ＭＭから機械語命令のオ
ペレーションコード部や第１及び第２オペランド部等の
読み出しが行われた後、オペレーションコード部に対応
したサブルーチンへのＬｉｎｋ（分岐）処理が行われる
。すなわち、サブルーチンＳＲから呼び出しプログラム
ＣＰに戻る時のプログラムアドレスをレジスタ群ＲＥＧ
ＧのリンクレジスタＬＩＮＫに入力したり演算条件を設
定するための処理ステップＰＡ−ＰＢが行われる。その
後、実行すべき機械語命令がロード命令ＬＤであるとサ
ブルーチンコンディションフラグＳＲＣを論理“Ｏ”と
し、機械語命令がロードＥＡ命令ＬＥＡであるとサブル
ーチンコンディションフラグＳＲＣを論理″１”とする
ための５ｅｔ（セント）ＳＲＣ命令が実行される。これ
らのＬｉｎｋ処理を終えると、機械語命令のオペレーシ
ョンコード部に指定されるサブルーチンＳＲの先頭アド
レスを分岐先とする無条件ジャンプ命令が実行され、サ
ブルーチンＳＲに処理が移行される。

サブルーチンＳＲでは、まずレジスタｒ１の内容に従っ
て実行アドレスＥＡを計算するためのステップ５ＰＡ−
３ＰＢが実行され、その結果が主記憶装置ＭＭのレジス
タｒ２に指定されるアドレスに格納される。

ハードフラグＳＲＣは機械語命令の種類に応じて論理“
０”又は論理“１”とされる。したがって、実行すべき
機械語命令がロード命令ＬＤであり、サブルーチンコン
ディションフラグＳＲＣが論理“０”とされている場合
には、引き続き主記憶装置ＭＭの上記実行アドレスＥＡ
からデータを読み出し、その読み出しデータをレジスタ
ｒ２によって指定される主記憶装置ＭＭのアドレスに格
納するためのステップ５ＰＣ−３ＰＤが実行される。こ
れらの処理が終了すると、リンクレジスタＬＩＮＫに指
定される呼び出しプログラムの所定のステップにもどり
、サブルーチンＳＲによる処理が完了する。

一方、この発明の実施例によれば、ハードフラグＳＲＣ
によって動作が制御されるマルチプレクサが設けられる
。このマルチプレクサは、発行されたマクロ命令の各ス
テップ５ＰＡ−３ＰＤとノーオペレーション命令を受け
、そのいずれかを出力する。すなわち、ハードフラグＳ
ＲＣによってマクロ命令が有効か無効にされる。ハード
フラグＳＲＣが論理“ｌ”とされる場合、ステップ５Ｐ
Ａ−３ＰＤは無効とされ、呼び出しプログラムＣＰに戻
るためのＲｅｔｕｒｎ処理が行われる。

以上のように、この実施例のマイクロプロセツサでは、
類似の処理が行われる複数のマイクロプログラムサブル
ーチンが一体化され、そのサブルーチンを構成する複数
のマイクロプログラムの一部が、サブルーチンコンディ
ションフラグＳＲＣに従って選択的に実行されろ。した
がって、マイクロプログラムをサブルーチンとして共有
化するためのマイクロプログラムの不必要な細分化が行
われず、サブルーチンコンディションフラグＳＲＣを設
定するだけで機械語命令に応じたサブルーチンの実行パ
ターンを指定することができる。また、これにともなっ
てサブルーチンに分岐しまた戻るための連結処理の回数
が減少し、不所望なステップ数の増大を防止し、制御記
憶装置ＣＳの記憶容量を減らすことができ、あわせてコ
ストの低減を図ることができる。

以上の本実施例に示されるように、この発明をマイクロ
プログラム制御方式を用いたマイクロプロセッサ等に適
用した場合、次のよ・うな効果が得られる。すなわち、 （１）関連する複数の処理を行うための複数のプログラ
ムからなるサブルーチンの一部を、サブルーチンへの分
岐処理においてセント又はりセントされるフラグに従っ
て選択的に実行させることで、類似した複数の処理を行
う複数のマイクロプログラムサブルーチンを一体化し、
フラグ設定によって共通利用することができるという効
果が得られる。

すなわち、ハードウェアへの効果はすでに設定されてい
るフラグにより決まっているので、マクロ命令を共通に
発行することだできる。

（２）上記（１１項により、サブルーチンに対する分岐
処理を効率化し、制御記憶装置の記憶容量を減らすこと
で、低コスト化を図ったマイクロプログラム制御方式の
コンピュータシステムを実現することができるという効
果が得られる。

（３）上記（１）項により、マイクロプロセッサ制御方
式を用いたコンピュータシステムのプログラム体系が簡
素化され、そのデバッグや変更等のアフターケアを効率
的に行うことができるという効果が得られる。

以上本発明者によってなされた発明を実！ｉ！例に基づ
き具体的に説明したが、この発明は上記実施例に限定さ
れるものではなく、その要旨を逸税しない範囲で種々変
更可能であることはいうまでもない０例えば、第２図の
実施例ではマイクロプログラムサブルーチンを実行アド
レスＥＡの計算処理とその実行アドレスＥＡのデータの
読み出し処理を行うための二つのプログラムによって構
成されるものとし、後者のプログラムを選択的に実行す
るための１ビツトのサブルーチンコンディションフラグ
ＳＲＣを設けたが、サブルーチンを三つ以上のプログラ
ムによって構成し、複数ビットのサブルーチンコンディ
ションフラグＳＲＣを設けることで、サブルーチンの実
行パターンをコード指定することもよい。この場合、所
定のプログラムを繰り返し実行したり、実行する順序を
入れ換えることも可能である。また、第２図の実施例で
は、サブルーチンは主プログラムを呼び出しプログラム
としているが、サブルーチンからさらに他のサブルーチ
ンに分岐するような複数段のサブルーチン分岐が行われ
るものとしてもよい。さらに、機械語命令や制御語の構
成とマイクロプロセッサの具体的なブロック構成等、種
々の実施形態を採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプログラム
制御方式を用いたマイクロプロセッサに通用した場合に
ついて説明したが、それに限定されるものではなく、例
えば、マイクロプログラム制御方式を用いた各種のコン
ピュータシステムや、ワイヤードロジック方式のコンピ
ュータシステムにも通用できる。本発明は、少なくとも
サブルーチンによるプログラムの共有化を図ったプログ
ラム制御方式のプロセッサ及びそのようなプロセッサを
含む装置の制御方式として広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、関連する複数の処理を行うための複数の
プログラムからなるサブルーチンの一部を、サブルーチ
ンへの分岐処理においてセント又はリセフトされるフラ
グに従って選択的に実行させることで、類似した複数の
処理を行う複数のマイクロプログラムサブルーチンを一
体化し、フラグ設定によって部分的に共通利用すること
ができ、サブルーチンに対する分岐処理を効率化し、低
コスト化を図ったマイクロプログラム制御方式のコンピ
ュータシステムを実現することができるものである。

【図面の簡単な説明】

第１図は、この発明に利用されるマイクロプロダラム制
御方式のマイクロプロセッサの一実施例を示すブロック
図、 第２図は、第１図のマイクロプロセッサにおけるサブル
ーチン分岐処理の一実施例を示す処理フロー図、 第３図は、従来のマイクロプログラム制御方式のマイク
ロプロセッサにおけるサブルーチン分岐処理の一例を示
す処理フロー図である。 ＣＳ・・・制御記憶装置、ＭＭ・・・主記憶装置、ＡＬ
Ｕ・・・演算論理ユニット、ＲＥＧＧ・・・レジスタ群
、Ｃ３５ＣＣ・・・制御記憶袋ヱ用シーケンスコントロ
ールカウンタ、ＬＩＮＫ・・・リンクレジスタ、ＡＣＣ
Ａ−ＡＣＣＢ・・・アキミュレータ、Ｘ−Ｙ・・・汎用
レジスタ、ＭＤＲ・・・メモリデータレジスタ、Ｍ　Ａ
　Ｒ・・・メモリアドレスレジスフ、Ｃ３ｌＲ・・・制
御記憶装置用インストラクションレジスタ、ＣＵＧ・・
・制御ユニット群、ＬＩＮＫＣ・・・分岐制御ユニット
、ＦＬＧＣ・・・フラグ制御ユニット、ＲＥＧＣ・・・
レジスタ制御ユニット、＋１・・・プラス１回路、ＡＤ
Ｓ・・・アドレス選択回路、ＦＧ・・・フラグ群、ＳＲ
Ｃ・・・サブルーチンコンディションフラグ、ＪＣ・・
・ジャンプコンディションフラグ。 代理人弁理士　小川　ル）男　　・ ・小 一＼ 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、関連する複数の処理を行うためのサブルーチンを構
   成するプログラムの一部が、上記サブルーチンに処理を
   移行する前にセット又はリセットされるフラグに従って
   選択的に実行されるものであることを特徴とするプログ
   ラム制御方式。 ２、上記サブルーチンはマイクロプログラムによって構
   成されるものであることを特徴とする特許請求の範囲第
   １項記載のプログラム制御方式。