JP2504974B2 - シ−ケンサの高速演算処理方式 - Google Patents
シ−ケンサの高速演算処理方式Info
- Publication number
- JP2504974B2 JP2504974B2 JP61306839A JP30683986A JP2504974B2 JP 2504974 B2 JP2504974 B2 JP 2504974B2 JP 61306839 A JP61306839 A JP 61306839A JP 30683986 A JP30683986 A JP 30683986A JP 2504974 B2 JP2504974 B2 JP 2504974B2
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- JP
- Japan
- Prior art keywords
- bit
- memory device
- program
- circuit
- instruction
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】 ［技術分野］ 本発明はシーケンス・コントローラに於ける論理演算
処理（ビット演算処理）を高速に行うシーケンサの高速
演算処理方式に関するものである。
処理（ビット演算処理）を高速に行うシーケンサの高速
演算処理方式に関するものである。
［背景技術］ シーケンス・コントローラに於けるプログラムの処理
方式は一般にシーケンス制御の全プログラムをスキャン
しながら順次演算し、１スキャンに１度、演算結果を出
力し、機械を制御する方式を採用しており、プログラム
量の増加に比例してスキャン時間が増加する。つまり、
制御する間隔が長くなって、機械への応答が遅くなる。
方式は一般にシーケンス制御の全プログラムをスキャン
しながら順次演算し、１スキャンに１度、演算結果を出
力し、機械を制御する方式を採用しており、プログラム
量の増加に比例してスキャン時間が増加する。つまり、
制御する間隔が長くなって、機械への応答が遅くなる。
この為、一般に演算の高速化を図っており、例えば特
開昭60-237503号公報に示された公知例はデータ読み出
しとビット演算処理を並列で処理し、CPUだけの順次演
算だけでなくビット演算部のハードウェア処理という構
成で高速化を図っている。ここでビット演算に基本演算
命令（AND,OR）と、基本演算命令の演算結果を再びメモ
リ装置に書き込むOUT命令と言う２種類の異なった手順
に必要な命令があるが、かかる従来例では基本演算命令
とOUT命令で処理時間が異なり、同じプログラム量で
も、OUT命令の多少により、スキャン時間が異なるとい
う問題があった。
開昭60-237503号公報に示された公知例はデータ読み出
しとビット演算処理を並列で処理し、CPUだけの順次演
算だけでなくビット演算部のハードウェア処理という構
成で高速化を図っている。ここでビット演算に基本演算
命令（AND,OR）と、基本演算命令の演算結果を再びメモ
リ装置に書き込むOUT命令と言う２種類の異なった手順
に必要な命令があるが、かかる従来例では基本演算命令
とOUT命令で処理時間が異なり、同じプログラム量で
も、OUT命令の多少により、スキャン時間が異なるとい
う問題があった。
［発明の目的］ 本発明は上述の問題点に鑑みて為されたもので、その
目的するところは総ての演算処理を同一時間で処理する
ことによって演算処理の高速化を図ったシーケンサの高
速演算処理方式に関するものである。
目的するところは総ての演算処理を同一時間で処理する
ことによって演算処理の高速化を図ったシーケンサの高
速演算処理方式に関するものである。
［発明の開示］ 本発明はプログラムを記憶する第１のメモリ装置とデ
ータを記憶す第２のメモリ装置と、第１のメモリ装置へ
アドレスを与えるアドレス発生回路と、第１のメモリ装
置からプログラム命令とデータアドレスが読み出された
データに対してプログラム命令に応じて、プログラムで
指示されたビットを選び出すか、若しくは演算結果をプ
ログラムで指示されたビットの位置に入れるかの動作を
するビット選択回路と、選択されたビットに対してプロ
グラム命令で指示された論理演算を実行するか、若しく
は演算結果を前記ビット選択へ与える動作をするビット
演算回路とで構成され、第１のメモリ装置からのプログ
ラム命令を読み出し、プログラム命令に応じてビット演
算回路でビット演算を実行する動作と、演算結果をメモ
リ装置へ書き込む動作を、同一時間内で実行することを
特徴する。
ータを記憶す第２のメモリ装置と、第１のメモリ装置へ
アドレスを与えるアドレス発生回路と、第１のメモリ装
置からプログラム命令とデータアドレスが読み出された
データに対してプログラム命令に応じて、プログラムで
指示されたビットを選び出すか、若しくは演算結果をプ
ログラムで指示されたビットの位置に入れるかの動作を
するビット選択回路と、選択されたビットに対してプロ
グラム命令で指示された論理演算を実行するか、若しく
は演算結果を前記ビット選択へ与える動作をするビット
演算回路とで構成され、第１のメモリ装置からのプログ
ラム命令を読み出し、プログラム命令に応じてビット演
算回路でビット演算を実行する動作と、演算結果をメモ
リ装置へ書き込む動作を、同一時間内で実行することを
特徴する。
以下実施例により本発明を説明する。
実施例 第１図は本発明高速演算処理方式を採用した回路構成
を示しており、基本クロックCLKをクロック発生器７か
ら発生させ、この基本クロックCLKを基準として、ビッ
ト演算コントロール回路１により演算処理に必要な各種
タイミング信号を作る。メモリ装置２はユーザ・プログ
ラムを記憶するもので、アドレス発生回路６からのアド
レスデータにて指定されたアドレスからプログラムデー
タを出力する。アドレス発生回路６はビット演算コント
ロール回路１からのタイミング信号CK2によって出力す
るアドレスデータのアドレスを＋１増加させるようにな
っている。
を示しており、基本クロックCLKをクロック発生器７か
ら発生させ、この基本クロックCLKを基準として、ビッ
ト演算コントロール回路１により演算処理に必要な各種
タイミング信号を作る。メモリ装置２はユーザ・プログ
ラムを記憶するもので、アドレス発生回路６からのアド
レスデータにて指定されたアドレスからプログラムデー
タを出力する。アドレス発生回路６はビット演算コント
ロール回路１からのタイミング信号CK2によって出力す
るアドレスデータのアドレスを＋１増加させるようにな
っている。
ラッチ回路8a,8b,8d及び8cはビット演算コントロール
回路１からのタイミング信号によって制御され、バス
Ｂ、バスＣのデータを一時記憶するものである。メモリ
装置３はシーケンス演算に必要なデータや、演算結果を
記憶するもので、ラッチ回路8dのラッチ出力を取り込
み、また記憶しているデータをバスＣとラッチ回路8cを
通じてビット選択回路４へ出力するようになっている。
ビット選択回路４はメモリ装置３からのデータを受け取
って、ラッチ回路8bを通じて入力するユーザ・プログラ
ムで指示されたビットの位置へビット演算回路５からの
演算結果を取り込んでバスＤへ出力するものである。ビ
ット演算回路５は上記ビット選択回路４で選択されたビ
ットについて、ラッチ回路8aを通じて入力するユーザ・
プログラムで指示された演算処理を行うもので、演算結
果を保持するようになっている。
回路１からのタイミング信号によって制御され、バス
Ｂ、バスＣのデータを一時記憶するものである。メモリ
装置３はシーケンス演算に必要なデータや、演算結果を
記憶するもので、ラッチ回路8dのラッチ出力を取り込
み、また記憶しているデータをバスＣとラッチ回路8cを
通じてビット選択回路４へ出力するようになっている。
ビット選択回路４はメモリ装置３からのデータを受け取
って、ラッチ回路8bを通じて入力するユーザ・プログラ
ムで指示されたビットの位置へビット演算回路５からの
演算結果を取り込んでバスＤへ出力するものである。ビ
ット演算回路５は上記ビット選択回路４で選択されたビ
ットについて、ラッチ回路8aを通じて入力するユーザ・
プログラムで指示された演算処理を行うもので、演算結
果を保持するようになっている。
ここでユーザ・プログラムとしてはビット演算回路５
へのビットのセットを命令するSTRT命令、前演算結果と
今回のビットとの論理積演算を命令するAND命令、前演
算結果と今回のビットとの論理和演算を命令するOR命
令、前演算結果をビット選択回路４への出力を指示する
OUT命令がある。
へのビットのセットを命令するSTRT命令、前演算結果と
今回のビットとの論理積演算を命令するAND命令、前演
算結果と今回のビットとの論理和演算を命令するOR命
令、前演算結果をビット選択回路４への出力を指示する
OUT命令がある。
これら命令のビット構成は第２図に示すような構成と
なっている。つまり命令は16ビットの２バイトで構成さ
れ、ビットb15〜b8を命令１バイト目、ビットb7〜b0を
命令２バイト目とし、ユーザ・プログラムには１バイト
目、２バイト目で記憶され、読み出しも１バイト目から
行なわれる。ビットb15〜b12は演算命令の種類を示すオ
ペコードを示す。またビットb11〜b9は演算を行う特定
ビットのデータ上での位置を示すビット選択を示す。デ
ータは８ビットで取り扱われているので、23＝８から位
置を示すビット選択は３ビットで表現できる。ビットb8
〜b0はメモリ装置３のデータ・アドレスを示す。
なっている。つまり命令は16ビットの２バイトで構成さ
れ、ビットb15〜b8を命令１バイト目、ビットb7〜b0を
命令２バイト目とし、ユーザ・プログラムには１バイト
目、２バイト目で記憶され、読み出しも１バイト目から
行なわれる。ビットb15〜b12は演算命令の種類を示すオ
ペコードを示す。またビットb11〜b9は演算を行う特定
ビットのデータ上での位置を示すビット選択を示す。デ
ータは８ビットで取り扱われているので、23＝８から位
置を示すビット選択は３ビットで表現できる。ビットb8
〜b0はメモリ装置３のデータ・アドレスを示す。
次に命令の動きを第１図に示すブロック図と、第３図
に示すタイムチャートを使って説明する。
に示すタイムチャートを使って説明する。
まず第３図（ａ）に示すように演算はクロック発生器
７で発生させる基本クロックCLKの５ブロック分で完結
する。
７で発生させる基本クロックCLKの５ブロック分で完結
する。
まずデータの流れはアドレス発生回路６で発生した命
令１バイト目アドレスが第３図（ｂ）のようにバスＡを
通じてメモリ装置２に与えられると、メモリ装置２から
は当該アドレスに格納された１バイト目の命令が読み出
される。この１バイト目の命令が読み出されると、１バ
イト目の命令の内、オペコード（b15〜b12）はバスＢを
通し、ラッチ回路8aにラッチされ、ビット演算回路５へ
与えられる。ビット選択（b11〜b9）はバスＢを通し
て、ラッチ回路8bにラッチされ、ビット選択回路４へ与
えられる。
令１バイト目アドレスが第３図（ｂ）のようにバスＡを
通じてメモリ装置２に与えられると、メモリ装置２から
は当該アドレスに格納された１バイト目の命令が読み出
される。この１バイト目の命令が読み出されると、１バ
イト目の命令の内、オペコード（b15〜b12）はバスＢを
通し、ラッチ回路8aにラッチされ、ビット演算回路５へ
与えられる。ビット選択（b11〜b9）はバスＢを通し
て、ラッチ回路8bにラッチされ、ビット選択回路４へ与
えられる。
またビットb8のデータ・アドレスの一部がバスＢを通
してラッチ回路8dにラッチされ、メモリ装置３のアドレ
スとなる。ラッチ回路8a,8b,8dのラッチはクロックT1の
立ち下がりで行なわれ、次のサイクルのクロックT1で更
新される。
してラッチ回路8dにラッチされ、メモリ装置３のアドレ
スとなる。ラッチ回路8a,8b,8dのラッチはクロックT1の
立ち下がりで行なわれ、次のサイクルのクロックT1で更
新される。
オペコードを受け取ったビット演算回路５はオペコー
ドにより、バスＥに制御信号を出力する。アドレス発生
回路６はクロックCK2が与えられて、出力するアドレス
を先のアドレスに＋１したアドレスとし、該アドレスを
メモリ装置２に与える。メモリ装置２からは与えられた
アドレスにより第３図（ｃ）に示すように２バイト目の
命令が読み出される。この２バイト目の命令はバスＢを
通してクロックT2の立ち下がりでラッチ回路8dにラッチ
され、メモリ装置３のアドレスとなる。アドレスが確定
したメモリ装置３からは演算データが読み出される。こ
の演算データはバスＣを通してクロックT3の立ち下がり
で第３図（ｄ）に示すようにラッチ回路8cにラッチされ
る。ビット選択回路４はビット演算回路５の指示により
基本演算命令なら１ビット選択を、OUT命令ならビット
挿入の動作を行い、バスＤに第３図（ｅ）に示すように
出力する。
ドにより、バスＥに制御信号を出力する。アドレス発生
回路６はクロックCK2が与えられて、出力するアドレス
を先のアドレスに＋１したアドレスとし、該アドレスを
メモリ装置２に与える。メモリ装置２からは与えられた
アドレスにより第３図（ｃ）に示すように２バイト目の
命令が読み出される。この２バイト目の命令はバスＢを
通してクロックT2の立ち下がりでラッチ回路8dにラッチ
され、メモリ装置３のアドレスとなる。アドレスが確定
したメモリ装置３からは演算データが読み出される。こ
の演算データはバスＣを通してクロックT3の立ち下がり
で第３図（ｄ）に示すようにラッチ回路8cにラッチされ
る。ビット選択回路４はビット演算回路５の指示により
基本演算命令なら１ビット選択を、OUT命令ならビット
挿入の動作を行い、バスＤに第３図（ｅ）に示すように
出力する。
そして基本演算命令であればビット演算回路５はバス
Ｄのデータを取り込んでビット演算を行い、OUT命令な
らばメモリ装置３へ書き込み信号WTを出して、演算結果
を含んだデータをメモリ装置３に書き込む。
Ｄのデータを取り込んでビット演算を行い、OUT命令な
らばメモリ装置３へ書き込み信号WTを出して、演算結果
を含んだデータをメモリ装置３に書き込む。
以上のように演算データがラッチ回路8cにラッチされ
るまでの過程は基本演算命令とOUT命令とも同じ処理過
程となる。そしてビット演算回路５とビット選択回路４
を設けることにより、基本演算命令とOUT命令を同一時
間で処理できるのである。
るまでの過程は基本演算命令とOUT命令とも同じ処理過
程となる。そしてビット演算回路５とビット選択回路４
を設けることにより、基本演算命令とOUT命令を同一時
間で処理できるのである。
［発明の効果］ 本発明はプログラムを記憶する第１のメモリ装置とデ
ータを記憶す第２のメモリ装置と、第１のメモリ装置へ
アドレスを与えるアドレス発生回路と、第１のメモリ装
置からプログラム命令とデータアドレスが読み出された
データに対してプログラム命令に応じて、プログラムで
指示されたビットを選び出すか、若しくは演算結果をプ
ログラムで指示されたビットの位置に入れるかの動作を
するビットの位置に入れるかの動作をするビット選択回
路と、選択されたビットに対してプログラム命令で指示
された論理演算を実行するか、若しくは演算結果を前記
ビット選択へ与える動作をするビット演算回路とで構成
され、第１のメモリ装置からのプログラム命令を読み出
し、プログラム命令に応じてビット演算回路でビット演
算を実行する動作と、演算結果をメモリ装置へ書き込む
動作を、同一時間内で実行するので、従来の高速演算処
理に於いてあった基本演算命令とOUT命令による処理時
間差を無くすことができるとともに、CPUの順次演算と
ハードウエアによるビット演算とを並列処理で行うよう
な別回路化も必要なく、高速化が図れるという効果を奏
する。
ータを記憶す第２のメモリ装置と、第１のメモリ装置へ
アドレスを与えるアドレス発生回路と、第１のメモリ装
置からプログラム命令とデータアドレスが読み出された
データに対してプログラム命令に応じて、プログラムで
指示されたビットを選び出すか、若しくは演算結果をプ
ログラムで指示されたビットの位置に入れるかの動作を
するビットの位置に入れるかの動作をするビット選択回
路と、選択されたビットに対してプログラム命令で指示
された論理演算を実行するか、若しくは演算結果を前記
ビット選択へ与える動作をするビット演算回路とで構成
され、第１のメモリ装置からのプログラム命令を読み出
し、プログラム命令に応じてビット演算回路でビット演
算を実行する動作と、演算結果をメモリ装置へ書き込む
動作を、同一時間内で実行するので、従来の高速演算処
理に於いてあった基本演算命令とOUT命令による処理時
間差を無くすことができるとともに、CPUの順次演算と
ハードウエアによるビット演算とを並列処理で行うよう
な別回路化も必要なく、高速化が図れるという効果を奏
する。
第１図は本発明の実施例の回路ブロック図、第２図は同
上の命令のビット構成を示す説明図、第３図は同上の動
作説明用のタイムチャートである。 ２……第１のメモリ装置、３……第２のメモリ装置、４
……ビット選択回路、５……ビット演算回路、６……ア
ドレス発生回路。
上の命令のビット構成を示す説明図、第３図は同上の動
作説明用のタイムチャートである。 ２……第１のメモリ装置、３……第２のメモリ装置、４
……ビット選択回路、５……ビット演算回路、６……ア
ドレス発生回路。
Claims (1)
- 【請求項１】プログラムを記憶する第１のメモリ装置と
データを記憶す第２のメモリ装置と、第１のメモリ装置
へアドレスを与えるアドレス発生回路と、第１のメモリ
装置からプログラム命令とデータアドレスが読み出され
たデータに対してプログラム命令に応じて、プログラム
で指示されたビットを選び出すか、若しくは演算結果を
プログラムで指示されたビットの位置に入れるかの動作
をするビット選択回路と、選択されたビットに対してプ
ログラム命令で指示された論理演算を実行するか、若し
くは演算結果を前記ビット選択へ与える動作をするビッ
ト演算回路とで構成され、第１のメモリ装置からのプロ
グラム命令を読み出し、プログラム命令に応じてビット
演算回路でビット演算を実行する動作と、演算結果をメ
モリ装置へ書き込む動作を、同一時間内で実行すること
を特徴するシーケンサの高速演算処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61306839A JP2504974B2 (ja) | 1986-12-23 | 1986-12-23 | シ−ケンサの高速演算処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61306839A JP2504974B2 (ja) | 1986-12-23 | 1986-12-23 | シ−ケンサの高速演算処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63158608A JPS63158608A (ja) | 1988-07-01 |
| JP2504974B2 true JP2504974B2 (ja) | 1996-06-05 |
Family
ID=17961877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61306839A Expired - Lifetime JP2504974B2 (ja) | 1986-12-23 | 1986-12-23 | シ−ケンサの高速演算処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504974B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010138943A (ja) * | 2008-12-09 | 2010-06-24 | Hellermann Tyton Co Ltd | 被挿通部材の配置具 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60237503A (ja) * | 1984-05-09 | 1985-11-26 | Sharp Corp | シ−ケンスコントロ−ラの高速処理方式 |
-
1986
- 1986-12-23 JP JP61306839A patent/JP2504974B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60237503A (ja) * | 1984-05-09 | 1985-11-26 | Sharp Corp | シ−ケンスコントロ−ラの高速処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63158608A (ja) | 1988-07-01 |
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