JPH0654471B2 - 並列処理プロセッサ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は多重処理構成のマイクロプロセッサ等の並列処
理プロセッサに関するものである。

従来の技術 近年、ソフトウェアプログラミング方式のマイクロプロ
セッサはあらゆる方面で多用されており、その構成とし
ては、順次実行される命令群からなるプログラムを格納
するプログラム格納手段と、複数のアドレスを有し、ア
ドレスがプログラム格納手段に格納された命令によって
特定されるデータ入出力手段と、プログラム格納手段か
ら送出される命令に基づいてデータの演算を実行する演
算手段と、データ入出力手段（データメモリや入出力ポ
ートが該当する）と演算手段の間を結合するデータバス
を備えていることに特徴づけられる。また、その代表的
な構成が特公昭５８−３３５８４号公報に示されてい
る。

このようなソフトウェアプログラミング方式のマイクロ
プロセッサはあらゆる用途に利用できるが、その反面、
処理の高速性を要求される一部の機器のコントローラと
して用いるには、ワイヤードロジックで構成された専用
のコントローラに比較して、リアルタイム処理能力に欠
けるという問題があった。マイクロプロセッサの処理能
力を高めるためにパイプライン処理方式が採用された
り、あるいは、米国特許第３，９８０，９９２号や特開
昭第６２−６９３５１号公報に示されるような多重処理
構成のマイクロプロセッサが提案されてきた。

発明が解決しようとする課題 しかしながら、上記した従来のパイプライン処理方式
は、あらかじめ命令を先読みしておいて命令の実行効率
を向上させるものであるが、条件分岐命令などが含まれ
ていると、その例外処理が複雑になったり、先読みの効
果が得られなくなるなどの不都合を生じる。また、多重
処理構成のマイクロプロセッサではＡＬＵ（算術論理演
算ユニット）やデータバスなどの資源を共有するために
複数の処理ループが時分割で実行されることになり、処
理のリアルタイム性は向上するものの処理効率は向上し
ないという難点があった。

本発明はかかる点に鑑み、多重処理構成のマイクロプロ
セッサにおいて、処理効率を向上させた並列処理プロセ
ッサを提供することを目的とする。

課題を解決するための手段 前記した課題を解決するために本発明の並列処理プロセ
ッサは、第１の命令選択手段による命令の選択に続いて
第２の命令選択手段による命令の選択を行なわせしめ、
これらの命令選択手段によって選択された命令の実行サ
イクルを交互に割り当てるとともに、一方の命令選択手
段によって選択された命令の実行サイクル中に、次の実
行サイクルに割り当てられる命令のアドレス情報に基づ
いて第１あるいは第２のアドレス選択手段の内容を更新
させるコンテキストコントローラとを備えている。

作用 本発明では前記した構成によって、第２の命令選択手段
から取り出された命令がデータ入出力手段のアドレスを
特定するインデックス部を伴っていれば、第１の命令選
択手段から取り出された命令の実行中に、すなわち、第
２の命令選択手段から取り出された命令の実行開始時ま
でに第２のアドレス選択手段の内容を更新させることに
より、実質的にマイクロプロセッサの処理効率を向上さ
せる。

実施例 以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例における並列処理プロセッサ
の構成を示したものであり、順次実行される命令群から
なるプログラムが格納される命令ＲＯＭ１から、第１の
プログラマブルカウンタ２あるいは第２のプログラマブ
ルカウンタ３によって選択された命令は、命令の保持な
らびに先読みのための命令キュー４に送られる。命令キ
ュー４にいったん保持された命令は命令デコーダ５に送
出されるとともに、そのアドレスインデックス部はアド
レスバス６に送出される。命令デコーダ５によって作り
出された制御信号群は、コントロールバス７を介してマ
イクロプロセッサを構成する各ブロックに供給される。
また、タイミングジェネレータ８においてマイクロプロ
セッサの処理の為の複数のタイミング信号が作り出さ
れ、これらのタイミング信号はコントロールバス７を介
して各ブロックに供給される。アドレスバス６と第１の
プログラマブルカウンタ２，第２のプログラマブルカウ
ンタ３，第１のアドレスレジスタ９，第２のアドレスレ
ジスタ１０，データバス１１の間は相互にアドレスデー
タを送出し合うように連結されている。第１のアドレス
レジスタ９と第２のアドレスレジスタ１０はＲＡＭ（ス
タック領域も含まれる。）１２，汎用パラレル入出力ポ
ート１３のアドレスを保持する。汎用パラレル入出力ポ
ート１３の３群の入出力線はそれぞれ、Ａ₀〜Ａ₁₅端
子，Ｂ₀〜Ｂ₁₅端子，Ｃ₀〜Ｃ₁₅端子によって構成された
Ａ，Ｂ，Ｃ群の入出力端子群に接続されている。さら
に、データバス１１には第１のレジスタ１４と第２のレ
ジスタ１５を介してＡＬＵ１６の入力部が接続され、Ａ
ＬＵ１６の出力はアキュムレータユニット（フラグ群も
含まれる。）１７に供給される。アキュムレータユニッ
ト１７とデータバス１１の間も双方向のバスで連結され
ている。

一方、タイミングジェネレータ８からのタイミング信号
はコンテキストコントローラ１８にも供給され、コンテ
キストコントローラ１８の出力信号は動作イネイブル信
号として、第１のプログラマブルカウンタ２と第２のア
ドレスレジスタ１０に供給され、インバータ１９を介し
た反転信号が第２のプログラマブルカウンタ３と第１の
アドレスレジスタ９に供給されている。

なお、各ブロックのデータ出力部はいずれも３ステート
構成になっていて、データの出力を要求されない期間は
ハイインピーダンス状態に保持されるものとする。ま
た、各ブロックにはコントロールバス７を介して必要な
タイミング信号と制御信号が供給されるものとする。

以上のように構成された並列処理プロセッサについて、
第１図に示したブロック図と、第２図に示した主要部の
タイミングチャートによりその動作を説明する。

まず、第２図Ａは第１図の外部クロック入力端子ＣＬＫ
に供給されるクロック信号波形を示したものであり、第
２図Ｂ，Ｃ，Ｄ，Ｅはそれぞれ、タイミングジェネレー
タ８から出力される基本タイミング信号の信号波形を示
したものであり、第２図Ｆはコンテキストコントローラ
１８からの動作イネイブル信号を示したものである。

さて、第１図の並列処理プロセッサにおいて、命令ＲＯ
Ｍ１から取り出された命令キュー４にいったん保持され
たあと命令デコーダ５によって処理内容が解釈されて実
行される。命令キュー４は、第１バッファ４Ａ，第２バ
ッファ４Ｂ，第３バッファ４Ｃを有しており、第１バッ
ファ４Ａと第２バッファ４ＢはＦＩＦＯ（ファーストイ
ンファーストアウト）形式のスタックを形成していて、
第１のプログラマブルカウンタ２によって取り出された
命令の第１バイト目と、第２のプログラマブルカウンタ
３によって取り出された命令の第１バイト目が、交互に
格納されるように構成されている。

また、第２バッファ４Ｂに格納された命令コードの第１
バイト目から判断して第２バイト目を伴う命令であれ
ば、第３バッファ４Ｃにその命令の第２バイト目が格納
される。第２図Ｂの信号はＲＡＭ１２に含まれるアドレ
スデコーダをプリチャージして選択アドレスを確定させ
るためのタイミング信号として用いられ、第２図Ｃの信
号はＲＡＭ１２あるいは汎用パラレル入出力ポート１３
のデータをデータバス１１に読み出すタイミング信号と
して用いられる。また、第２図Ｄの信号はデータバス１
１からＲＡＭ１２あるいは汎用パラレル入出力ポート１
３にデータを書き込むタイミング信号として用いられ、
第２図Ｅのタイミング信号のリーディングエッジ（前
縁）が読みだしタイミングとなり、トレイリングエッジ
（後縁）が書き込みタイミングとなる。

ここで、第２図のａ区間が第１のプログラマブルカウン
タ２によって取り出された命令の実行区間に割り当てら
れ、ｂ区間が第２のプログラマブルカウンタ３によって
取り出された命令の実行区間り割り当てられるものとす
ると、時刻ｔ₁からのｂ区間においてＲＡＭ１２の特定
のアドレスのデータをアキュムレータユニット１７に転
送させるためには、時刻ｔ₁以前に第２のアドレスレジ
スタ１０にそのアドレスが保持されている必要がある。
第１図の並列処理プロセッサでは、時刻ｔ₀から時刻ｔ₁
までのａ区間において、すなわち、命令キュー４の第１
バッファ４Ａに格納されている命令を実行している間
に、コンテキストコントローラ１８から第２図Ｆに示し
た動作イネイブル信号を第２のアドレスレジスタ１０に
供給し、命令キュー４の第２バッファ４Ｂに格納されて
いる命令がその第２バイト目にＲＡＭ１２もしくは汎用
パラレル入出力ポート１３のアドレス情報を含んでいる
命令であれば、第３バッファ４Ｃならびにアドレスバス
６を介して供給される新たなアドレスを第２のアドレス
レジスタ１０に書き込む。また、コンテキストコントロ
ーラ１８からの動作イネイブル信号は第１のプログラマ
ブルカウンタ２と第２のプログラマブルカウンタ３にも
供給されて、第２図のａ区間あるいはｂ区間が到来する
ごとに、第１のプログラマブルカウンタ２あるいは第２
のプログラマブルカウンタ３のカウント値を更新させる
ためにも利用される。

このようにして、第１図に示した並列処理プロセッサで
は、第１のプログラマブルカウンタ２もしくは第２のプ
ログラマブルカウンタ３から取り出された命令がＲＡＭ
１２または汎用パラレル入出力ポート１３のアドレスを
特定するインデックス部を伴っていれば、第２のプログ
ラマブルカウンタ３もしくは第１のプログラマブルカウ
ンタ２から取り出された命令の実行中に第２のアドレス
レジスタの内容を更新させることにより、実質的にマイ
クロプロセッサの処理効率を向上させることができる。

ところで、第１図に示した実施例では、第１および第２
のプログラマブルカウンタを有する２重の処理機構を有
する並列処理プロセッサについて説明したが、それ以上
の多重処理機構を有する並列処理プロセッサにおいて
も、同様にして本発明が適用できることは言うまでもな
い。第３図は本発明の他の実施例を示したもので、この
例では３重の処理機構を有する並列処理プロセッサに本
発明を適用している。第３図のコンテキストコントロー
ラ１８の動作も第１図のそれと同じなので詳細な動作説
明は省略し、第２図に対比させたタイミングチャートを
第４図に示すにとどめる。

発明の効果 本発明の並列処理プロセッサは以上の説明からも明らか
なように、順次実行される命令群からなるプログラムを
格納するプログラム格納手段と、プログラム格納手段に
格納された特定の命令を選択する少なくとも第１および
第２の命令選択手段と、複数のアドレスを有するデータ
入出力手段と、データ入出力手段のアドレスを特定する
第１および第２のアドレス選択手段と、プログラム格納
手段から送出される命令に基づいてデータの演算を実行
する演算手段と、データ入出力手段と演算手段の間を結
合するデータバスと、命令の実行サイクルを発生するタ
イミングジェネレータと、第１の命令選択手段による命
令の選択に続いて第２の命令選択手段による命令の選択
を行なわせしめ、これらの命令選択手段によって選択さ
れた命令の実行サイクルを交互に割り当てるとともに、
一方の命令選択手段によって選択された命令の実行サイ
クル中に、次の実行サイクルに割り当てられる命令のア
ドレス情報に基づいて第１あるいは第２のアドレス選択
手段の内容を更新させるコンテキストコントローラを備
えたことにより、従来以上に処理効率の向上する並列処
理プロセッサを得ることができ、その効果は大なるもの
がある。

【図面の簡単な説明】

第１図は本発明の一実施例における並列処理プロセッサ
の構成を示すブロック図、第２図は第１図の主要部のタ
イミングチャート、第３図は本発明の他の実施例におけ
る並列処理プロセッサのブロック図、第４図は第３図の
主要部のタイミングチャートである。 １…命令ＲＯＭ、２…第１のプログラマブルカウンタ、
３…第２のプログラマブルカウンタ、８…タイミングジ
ェネレータ、９…第１のアドレスレジスタ、１０…第２
のアドレスレジスタ、１１…データバス、１２…ＲＡ
Ｍ、１３…汎用パラレル入出力ポート、１６…ＡＬＵ、
１８…コンテキストコントローラ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】順次実行される命令群からなるプログラム
   を格納するプログラム格納手段と、前記プログラム格納
   手段に格納された特定の命令を選択する少なくとも第１
   および第２の命令選択手段と、複数のアドレスを有する
   データ入出力手段と、前記データ入出力手段のアドレス
   を特定する第１および第２のアドレス選択手段と、前記
   プログラム格納手段から送出される命令に基づいてデー
   タの演算を実行する演算手段と、前記データ入出力手段
   と前記演算手段の間を結合するデータバスと、命令の実
   行サイクルを発生するタイミングジェネレータと、前記
   第１の命令選択手段による命令の選択に続いて前記第２
   の命令選択手段による命令の選択を行なわせしめ、これ
   らの命令選択手段によって選択された命令の実行サイク
   ルを交互に割り当てるとともに、一方の命令選択手段に
   よって選択された命令の実行サイクル中に、次の実行サ
   イクルに割り当てられる命令のアドレス情報に基づいて
   前記第１あるいは前記第２のアドレス選択手段の内容を
   更新させるコンテキストコントローラとを具備してなる
   並列処理プロセッサ。