JPH0766336B2 - 並列処理プロセッサ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロプロセッサの命令処理機構の構成に
関するものである。

従来の技術 近年、ソフトウェアプログラミング方式のマイクロプロ
セッサはあらゆる方面で多用されており、その構成とし
ては、順次実行される命令群からなるプログラムを格納
するプログラム格納手段と、複数のアドレスを有し、そ
のアドレスがプログラム格納手段に格納された命令によ
って特定されるデータ入出力手段と、プログラム格納手
段から送出される命令に基づいてデータの演算を実行す
る演算手段と、データ入出力手段（データメモリや入出
力ポートが該当する。）と演算手段の間を結合するデー
タバスとを備えていることに特徴づけられる。また、そ
の代表的な構成が特公昭58−33584号公報に開示されて
いる。

そのようなソフトウェアプログラミング方式のマイクロ
プロセッサはあらゆる用途に利用できるが、その反面、
処理の高速性を要求される一部の機器のコントローラと
して用いるには、ワイヤードロジックで構成された専用
のコントローラに比較して、リアルタイム処理能力に欠
けるという問題があった。マイクロプロセッサの処理能
力を高めるために米国特許第3,980,992号や特開昭第62
−69351号公報に開示されるような多重処理機構のマイ
クロプロセッサが提案されてきた。

多重処理構成のマイクロプロセッサでは、複数の処理プ
ロセスが併行して進行するためにリアルタイム処理能力
は格段に向上するが、その反面、プロセスの処理順序や
各プロセス間の調歩性が問題になるという難点があっ
た。

発明が解決しようとする課題 したがって、本発明の課題は、多重処理構成のマイクロ
プロセッサにおいて、従来以上にプロセス間の調歩性を
向上させることにある。

課題を解決するための手段 上記した課題を解決するために本発明の並列処理プロセ
ッサは第１の構成として、順次実行される命令群からな
るプログラムを格納するプログラム格納手段と、前記プ
ログラム格納手段に格納された命令を順次選択する第１
および第２の命令選択手段と、複数のアドレスを有する
と共にその内容が読み書き可能なメモリと、前記メモリ
と前記プログラム格納手段の間を結合するデータバス
と、命令の実行サイクルを発生するタイミングジェネレ
ータと、前記第１の命令選択手段による命令の選択に続
いて前記第２の命令選択手段による命令の選択を行わせ
しめ、これらの命令選択手段によって選択された命令の
実行サイクルを交互に割り当てるコンテキストコントロ
ーラと、前記第１の命令選択手段を介した命令によって
前記メモリ上に子プロセスの開始アドレス情報を格納し
て予約テーブルを形成する予約ポインタと、前記第２の
命令選択手段を介した命令によって前記子プロセス予約
テーブルに開始アドレス情報が格納された子プロセスを
実行する実行ポインタとを備えている。

また、本発明の並列処理プロセッサは第２の構成とし
て、順次実行される命令群からなるプログラムを格納す
るプログラム格納手段と、前記プログラム格納手段に格
納された命令を順次選択する第１〜第３の命令選択手段
と、複数のアドレスを有すると共にその内容が読み書き
可能なメモリと、前記メモリと前記プログラム格納手段
の間を結合するデータバスと、命令の実行サイクルを発
生するタイミングジェネレータと、前記第１の命令選択
手段，前記第２の命令選択手段，前記第３の命令選択手
段の順に命令の選択を行わせしめ、これらの命令選択手
段によって選択された命令の実行サイクルを順次割り当
てるコンテキストコントローラと、前記第１の命令選択
手段を介した命令によって前記メモリ上に子プロセスの
開始アドレス情報を格納して予約テーブルを形成する予
約ポインタと、前記第２の命令選択手段あるいは前記第
３の命令選択手段を介した命令によって前記子プロセス
予約テーブルに開始アドレス情報が格納された子プロセ
スを実行する実行ポインタとを備えている。

さらに、本発明の並列処理プロセッサは第３の構成とし
て、順次実行される命令群からなるプログラムを格納す
るプログラム格納手段と、前記プログラム格納手段に格
納された命令を順次選択する第1,第2,第３の命令選択手
段と、複数のアドレスを有すると共にその内容が読み書
き可能なメモリと、前記メモリと前記プログラム格納手
段の間を結合するデータバスと、命令の実行サイクルを
発生するタイミングジェネレータと、前記第１の命令選
択手段，前記第２の命令選択手段，前記第３の命令選択
手段の順に命令の選択を行わせしめ、これらの命令選択
手段によって選択された命令の実行サイクルを順次割り
当てるコンテキストコントローラと、前記第１の命令選
択手段あるいは前記第２の命令選択手段を介した命令に
よって前記メモリ上に子プロセスの開始アドレス情報を
格納して予約テーブルを形成する予約ポインタと、前記
第３の命令選択手段を介した命令によって前記子プロセ
ス予約テーブルに開始アドレス情報が格納された子プロ
セスを実行する実行ポインタとを備えている。

作用 本発明では上記した第１の構成によって、マイクロプロ
セッサは第１の処理機構と第２の処理機構を有し、第１
の処理機構から第２の処理機構に予約テーブルを介して
子プロセスの処理を委託するように作用するので、プロ
セスの処理順序が損なわれる恐れがない。また、上記し
た第２の構成によって、マイクロプロセッサは第1,第2,
第３の処理機構を有し、第１の処理機構から第2,第３の
処理機構に予約テーブルを介して子プロセスの処理を委
託するように作用するので、プロセス間の調歩性が高ま
る。さらに、上記した第３の構成によって、マイクロプ
ロセッサは第1,第2,第３の処理機構を有し、第１および
第２の処理機構から第３の処理機構に予約テーブルを介
して子プロセスの処理を委託するように作用するので、
プロセスの処理順序が損なわれることなく、子プロセス
の処理を委託する側の処理能力も高まる。

実施例 以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は、本発明の第１の実施例における並列処理プロ
セッサの構成を示したブロック図であり、順次実行され
る命令群からなるプログラムが格納される命令ROM1か
ら、第１のプログラマブルカウンタ（PC）２あるいは第
２のプログラマブルカウンタ（PC）３によって選択され
た命令は、命令の保持ならびに先読みのための命令キュ
ー４に送られる。命令キュー４にいったん保持された命
令は命令デコーダ５に送出されると共に、そのアドレス
インデックス部はアドレスバス６に送出される。命令デ
コーダ５によって作り出された制御信号群はコントロー
ルバス７を介してマイクロプロセッサを構成する各ブロ
ックに供給される。また、タイミングジェネレータ（T
G）８においてマイクロプロセッサの処理のための複数
のタイミング信号が作り出され、これらのタイミング信
号はコントロールバス７を介して各ブロックに供給され
る。アドレスバス６と第１のプログラマブルカウンタ2,
第２のプログラマブルカウンタ3,第１のアドレスレジス
タ（ADR）9,第２のアドレスレジスタ（ADR）10,データ
バス11の間は相互にアドレスデータを送出し合うように
連結されている。第１のアドレスレジスタ９と第２のア
ドレスレジスタ10はRAM12,汎用パラレル入出力ポート13
のアドレスを保持する。汎用パラレル入出力ポート13の
３群の入出力線は各々、A0〜A15端子,B0〜B15端子,C0〜
C15端子によって構成されたA,B,C群の入出力端子群に接
続されている。さらに、データバス11には第１のレジス
タ（AX）14と第２のレジスタ（AY）15を介してALU16の
入力部が接続され、ALU16の出力はアキュムレータユニ
ット（フラグ群も含まれる。）17に供給される。アキュ
ムレータユニット17とデータバス11の間も双方向のバス
で連結されている。

一方、タイミングジェネレータ８からのタイミング信号
はコンテキストコントローラ18にも供給され、コンテキ
ストコントローラ18の出力信号は動作イネイブル信号と
して、第１のプログラマブルカウンタ２と第２のアドレ
スレジスタ10に供給され、インバータ19を介した反転信
号が第２のプログラマブルカウンタ３と第１のアドレス
レジスタ９に供給されている。

さらに、RAM12の内部には子プロセスの開始アドレス情
報を格納する予約テーブル20を形成するための予約ポイ
ンタ21と、予約テーブル20に開始アドレス情報が格納さ
れた子プロセスを実行するための実行ポインタ22が構成
され、予約ポインタ21はコンテキストコントローラ18の
出力信号によって、実行ポインタ22はコンテキストコン
トローラ18の反転出力信号によって動作がコントロール
されるようにそれぞれ構成されている。

なお、各ブロックのデータ出力部はいずれも３ステート
構成になっていて、データの出力を要求されない期間は
ハイインピーダンス状態に保持されるものとする。ま
た、各ブロックにはコントロールバス７を介して必要な
タイミング信号と制御信号が供給されるものとする。

以上のように構成された並列処理プロセッサについて、
第１図に示したブロック図と、第２図に示した主要部の
タイミングチャートによりその動作を説明する。

まず、第２図Ａは第１図の外部クロック入力端子CLKに
供給されるクロック信号波形を示したものであり、第２
図B,C,D,Eはそれぞれ、タイミングジェネレータ８から
出力される基本タイミング信号の信号波形を示したもの
であり、第２図Ｆはコンテキストコントローラ18からの
動作イネイブル信号を示したものである。

さて、第１図の並列処理プロセッサにおいて、命令ROM1
から取り出された命令は命令キュー４にいったん保持さ
れたあと命令デコーダ５によって処理内容が解釈されて
実行される。命令キュー４は、第１バッファ4A,第２バ
ッファ4B,第３バッファ4Cを有しており、第１バッファ4
Aと第２バッファ4BはFIFO（ファーストインファースト
アウト）形式のスタックを形成していて、第１のプログ
ラマブルカウンタ２によって取り出された命令の第１バ
イト目と、第２のプログラマブルカウンタ３によって取
り出された命令の第１バイト目が、交互に格納されるよ
うに構成されている。また、第２バッファ4Bに格納され
た命令コードの第１バイト目から判断して第２バイト目
を伴う命令であれば、第３バッファ4Cにその命令の第２
バイト目が格納される。第２図Ｂの信号はRAM12に含ま
れるアドレスデコーダをプリチャージして選択アドレス
を確定させるためのタイミング信号として用いられ、第
２図Ｃの信号はRAM12あるいは汎用パラレル入出力ポー
ト13のデータをデータバス11に読み出すタイミング信号
として用いられる。また、第２図Ｄの信号はデータバス
11からRAM12あるいは汎用パラレル入出力ポート13にデ
ータを書き込むタイミング信号として用いられ、第２図
Ｅのタイミング信号のリーディングエッジ（前縁）が読
み出しタイミングとなり、トレイリングエッジ（後縁）
が書き込みタイミングとなる。

ここで、第２図のａ区間が第１のプログラマブルカウン
タ２によって取り出された命令の実行区間に割り当てら
れ、ｂ区間が第２のプログラマブルカウンタ３によって
取り出された命令の実行区間に割り当てられるものとす
ると、時刻t1からのｂ区間においてRAM12の特定のアド
レスのデータをアキュムレータユニット17に転送させる
ためには、時刻t1以前に第２のアドレスレジスタ10にそ
のアドレスが保持されている必要がある。第１図の並列
処理プロセッサでは、時刻t0から時刻t1までのａ区間に
おいて、すなわち、命令キュー４の第１バッファ4Aに格
納されている命令を実行している間に、コンテキストコ
ントローラ18から第２図Ｆに示した動作イネイブル信号
を第２のアドレスレジスタ10に供給し、命令キュー４の
第２バッファ4Bに格納されている命令がその第２バイト
目にRAM12もしくは汎用パラレル入出力ポート13のアド
レス情報を含んでいる命令であれば、第３バッファ4Cな
らびにアドレスバス６を介して供給される新たなアドレ
スを第２のアドレスレジスタ10に書き込む。また、コン
テキストコントローラ18からの動作イネイブル信号は第
１のプログラマブルカウンタ２と第２のプログラマブル
カウンタ３にも供給されて、第２図のａ区間あるいはｂ
区間が到来するごとに、第１のプログラマブルカウンタ
２あるいは第２のプログラマブルカウンタ３のカウント
値を更新させるためにも利用される。

このようにして、第１図に示した並列処理プロセッサで
は、第１のプログラマブルカウンタ２と第２のプログラ
マブルカウンタ３によって命令ROM1から交互に命令を読
み出して実行するので、実質的に２種類の処理機構を有
していることになり、刻々と変化する外部の事象に対す
る処理のリアルタイム性が向上する。

さて、第１図に示した並列処理プロセッサでは、予約テ
ーブル20を介して、第１のプログラマブルカウンタ２と
それによって取り出される命令群を中心として構成され
る第１の処理機構から、第２のプログラマブルカウンタ
３とそれによって取り出される命令群を中心として構成
される第２の処理機構に対して子プロセスの形で処理の
委託が行われるが、この模様について説明する。

第３図は第１図の予約テーブル20の詳細な構成を示した
もので、16ビットのメモリ上の０番地から３番地までの
４個のエリアが子プロセスの予約テーブルとして割り当
てられ、４番地が予約ポインタ21および実行ポインタ22
として割り当てられている。また、予約テーブル20の第
１〜第４エリアのMSB（D15）が予約フラグとして用いら
れ、第１の処理機構からの子プロセスの委託時にセット
されると共に、第２の処理機構によってその子プロセス
の実行が開始された時点にリセットされる。一方、第１
〜第４エリアのそれぞれの残りの15ビットには子プロセ
スの開始アドレスが格納される。

第１図の第１のプログラマブルカウンタ２およびそれに
よって選択される命令群を中心にして構成される第１の
処理機構が、第２のプログラマブルカウンタ３とこれに
よって選択される命令群を中心にして構成される第２の
処理機構に子プロセスの実行を委託する際には、第１〜
第４エリアの中で予約ポインタ21の示すエリアのMSBを
調べ、MSBがセットされていなければ、子プロセスの開
始アドレスを格納すると共にMSBをセットし、さらに予
約ポインタ21の値をインクリメントする。一方、第２の
処理機構は実行ポインタ22の示すエリアのMSBを調べ、M
SBがセットされていればそれをリセットすると共に、実
行ポインタ22の値をインクリメントした上でそのエリア
に開始アドレスが格納されている子プロセスの実行を開
始する。なお、予約テーブル20の第１〜第４エリア，予
約ポインタ21,実行ポインタ22はマイクロプロセッサの
初期化ルーチンにおいてクリアされる。

このようにして、第１図に示した並列処理プロセッサで
は、第１の処理機構から第２の処理機構に予約テーブル
20を介して子プロセスの処理を委託するので、プロセス
の処理順序が損なわれる恐れがない。

次に、第４図は本発明の第２の態様に基づく実施例を示
したもので、順次実行される命令群からなるプログラム
が格納される命令ROM1から、第１のプログラマブルカウ
ンタ２あるいは第２のプログラマブルカウンタ３もしく
は第３のプログラマブルカウンタ23によって選択された
命令は、命令の保持ならびに先読みのための命令キュー
４に送られる。命令キュー４にいったん保持された命令
は命令デコーダ５に送出されると共に、そのアドレスイ
ンデックス部はアドレスバス６に送出される。命令デコ
ーダ５によって作り出された制御信号群はコントロール
バス７を介してマイクロプロセッサを構成する各ブロッ
クに供給される。また、タイミングジェネレータ８にお
いてマイクロプロセッサの処理のための複数のタイミン
グ信号が作り出され、これらのタイミング信号はコント
ロールバス７を介して各ブロックに供給される。アドレ
スバス６と第１のプログラマブルカウンタ2,第２のプロ
グラマブルカウンタ3,第３のプログラマブルカウンタ2
3,第１のアドレスレジスタ9,第２のアドレスレジスタ1
0,第３のアドレスレジスタ24,データバス11の間は相互
にアドレスデータを送出し合うように連結されている。
第１のアドレスレジスタ９と第２のアドレスレジスタ10
および第３のアドレスレジスタ24はRAM12,汎用パラレル
入出力ポート13のアドレスを保持する。

一方、タイミングジェネレータ８からのタイミング信号
はコンテキストコントローラ25にも供給され、コンテキ
ストコントローラ25の第１の出力信号は動作イネイブル
信号として、第１のプログラマブルカウンタ２と第２の
アドレスレジスタ10に供給され、第２の出力信号は第２
のプログラマブルカウンタ３と第３のアドレスレジスタ
24に供給され、第３の出力信号は第３のプログラマブル
カウンタ23と第１のアドレスレジスタ９に供給されてい
る。

さらに、RAM12の内部には子プロセスの開始アドレス情
報を格納する予約テーブル20を形成するための予約ポイ
ンタ21と、予約テーブル20に開始アドレス情報が格納さ
れた子プロセスを実行するための実行ポインタ22が構成
され、予約ポインタ21はコンテキストコントローラ18の
第３の出力信号によって、実行ポインタ22はコンテキス
トコントローラ18の第１および第２の出力信号によって
動作がコントロールされるようにそれぞれ構成されてい
る。

以上のように構成された並列処理プロセッサについて、
第４図に示したブロック図と、第５図に示した主要部の
タイミングチャートによりその動作を説明する。

まず、第５図Ａは第４図の外部クロック入力端子CLKに
供給されるクロック信号波形を示したものであり、第５
図B,C,D,Eはそれぞれ、タイミングジェネレータ８から
出力される基本タイミング信号の信号波形を示したもの
であり、第５図F1,F2,F3はそれぞれ、コンテキストコン
トローラ25の第1,第2,第３の出力信号を示したものであ
る。

さて、第４図の並列処理プロセッサにおいて、命令ROM1
から取り出された命令は命令キュー４にいったん保持さ
れたあと命令デコーダ５によって処理内容が解釈されて
実行される。命令キュー４は、第１バッファ4A,第２バ
ッファ4B,第３バッファ4Cを有しており、第１バッファ4
Aと第２バッファ4BはFIFO形式のスタックを形成してい
て、第１のプログラマブルカウンタ2,第２のプログラマ
ブルカウンタ3,第３のプログラマブルカウンタ23によっ
て取り出された命令の第１バイト目が順次格納されるよ
うに構成されている。また、第２バッファ4Bに格納され
た命令コードの第１バイト目から判断して第２バイト目
を伴う命令であれば、第３バッファ4Cにその命令の第２
バイト目が格納される。第５図Ｂの信号はRAM12に含ま
れるアドレスデコーダをプリチャージして選択アドレス
を確定させるためのタイミング信号として用いられ、第
５図Ｃの信号はRAM12あるいは汎用パラレル入出力ポー
ト13のデータをデータバス11に読み出すタイミング信号
として用いられる。また、第５図Ｄの信号はデータバス
11からRAM12あるいは汎用パラレル入出力ポート13にデ
ータを書き込むタイミング信号として用いられ、第５図
Ｅのタイミング信号のリーディングエッジが読み出しタ
イミングとなり、トレイリングエッジが書き込みタイミ
ングとなる。

ここで、第５図のａ区間が第１のプログラマブルカウン
タ２によって取り出された命令の実行区間に割り当てら
れ、ｂ区間が第２のプログラマブルカウンタ３によって
取り出された命令の実行区間に割り当てられ、ｃ区間が
第３のプログラマブルカウンタ23によって取り出された
命令の実行区間に割り当てられるものとすると、時刻t1
からのｂ区間においてRAM12の特定のアドレスのデータ
をアキュムレータユニット17に転送させるためには、時
刻t1以前に第２のアドレスレジスタ10にそのアドレスが
保持されている必要がある。第４図の並列処理プロセッ
サでは、時刻t0から時刻t1までのａ区間において、すな
わち、命令キュー４の第１バッファ4Aに格納されている
命令を実行している間に、コンテキストコントローラ25
から第５図F1に示した動作イネイブル信号を第２のアド
レスレジスタ10に供給し、命令キュー４の第２バッファ
4Bに格納されている命令がその第２バイト目にRAM12も
しくは汎用パラレル入出力ポート13のアドレス情報を含
んでいる命令であれば、第３バッファ4Cならびにアドレ
スバス６を介して供給される新たなアドレスを第２のア
ドレスレジスタ10に書き込む。また、コンテキストコン
トローラ25からの第１〜第３の出力信号は第１のプログ
ラマブルカウンタ2,第２のプログラマブルカウンタ3,第
３のプログラマブルカウンタ23にも供給されて、第５図
のａ区間,b区間,c区間が到来するごとに、それぞれのカ
ウンタのカウント値を更新させるためにも利用される。

このようにして、第４図に示した並列処理プロセッサで
は、３個のプログラマブルカウンタによって、命令ROM1
から次々と命令を読み出して実行するので、実質的に３
種類の処理機構を有していることになり、刻々と変化す
る外部の事象に対する処理のリアルタイム性が向上す
る。

さて、第４図に示した並列処理プロセッサでは、予約テ
ーブル20を介して、第１のプログラマブルカウンタ２と
それによって取り出される命令群を中心として構成され
る第１の処理機構から、第２のプログラマブルカウンタ
３とそれによって取り出される命令群を中心として構成
される第２の処理機構、ならびに第３のプログラマブル
カウンタ23とそれによって取り出される命令群を中心と
して構成される第３の処理機構に対して、子プロセスの
形で処理の委託が行われる。

すなわち、第１図に示した並列処理プロセッサでは、予
約テーブル20に対するアドレス情報の書き込みと予約ポ
インタ21のインクリメントが第１の処理機構によって行
われ、予約テーブル20からのアドレス情報の読み出しと
実行ポインタ22のインクリメントが第２の処理機構によ
って行われるのに対して、第４図に示した並列処理プロ
セッサでは、予約テーブル20に対するアドレス情報の書
き込みと予約ポインタ21のインクリメントが第１の処理
機構によって行われ、予約テーブル20からのアドレス情
報の読み出しと実行ポインタ22のインクリメントが第２
の処理機構ならびに第３の処理機構の両方によって行わ
れる。第２の処理機構ならびに第３の処理機構は、子プ
ロセスの実行が終了するごとに次の子プロセスの実行を
開始し、子プロセスの実行順序は第１の処理機構によっ
て決定されるため、第１〜第３の処理機構間の調歩性は
極めて高いものとなる。

次に、第６図は本発明の第３の態様に基づく実施例を示
したもので、第４図に示した並列処理プロセッサと異な
る点は、RAM12の内部に形成された予約ポインタ21と、
実行ポインタ22の用いられ方にある。すなわち、予約ポ
インタ21はコンテキストコントローラ25の第３および第
１のの出力信号によって、実行ポインタ22はコンテキス
トコントローラ18の第１および第２の出力信号によって
動作がコントロールされるようにそれぞれ構成されてい
る。

第６図に示した並列処理プロセッサでは、予約テーブル
20に対するアドレス情報の書き込みと予約ポインタ21の
インクリメントが第１の処理機構と第２の処理機構の両
方によって行われ、予約テーブル20からのアドレス情報
の読み出しと実行ポインタ22のインクリメントが第２の
処理機構によって行われる。このため、プロセスの処理
順序が損なわれることなく、子プロセスの処理を委託す
る側の処理能力を高めることができる。

発明の効果 本発明の並列処理プロセッサは以上の説明からも明らか
なように、第１の態様として、順次実行される命令群か
らなるプログラムを格納するプログラム格納手段（命令
ROM1）と、前記プログラム格納手段に格納された命令を
順次選択する第１および第２の命令選択手段（第１のプ
ログラマブルカウンタ２および第２のプログラマブルカ
ウンタ３）と、複数のアドレスを有するとともにその内
容が読み書き可能なメモリ（RAM12）と、前記メモリと
前記プログラム格納手段の間を結合するデータバス11
と、命令の実行サイクルを発生するタイミングジェネレ
ータ８と、前記第１の命令選択手段による命令の選択に
続いて前記第２の命令選択手段による命令の選択を行な
わせしめ、これらの命令選択手段によって選択された命
令の実行サイクルを交互に割り当てるコンテキストコン
トローラ18と、前記第１の命令選択手段を介した命令に
よって前記メモリ上に子プロセスの開始アドレス情報を
格納して予約テーブル20を形成する予約ポインタ21と、
前記第２の命令選択手段を介した命令によって前記子プ
ロセス予約テーブルに開始アドレス情報が格納された子
プロセスを実行する実行ポインタ22を備えているので、
従来以上にプロセス間の調歩性を高めることができると
ともに、メモリ上に予約テーブルを形成することによっ
て、予約テーブルのための専用のハードウェアは不要と
なり、予約テーブルに格納する子プロセスの数の自由度
が高いという効果を奏する。

また、第２の態様として、順次実行される命令群からな
るプログラムを格納するプログラム格納手段（命令ROM
1）と、前記プログラム格納手段に格納された命令を順
次選択する第1,第2,第３の命令選択手段（第１のプログ
ラマブルカウンタ2,第２のプログラマブルカウンタ3,第
３のプログラマブルカウンタ23）と、複数のアドレスを
有するとともにその内容が読み書き可能なメモリ（RAM1
2）と、前記メモリと前記プログラム格納手段の間を結
合するデータバス11と、命令の実行サイクルを発生する
タイミングジェネレータ８と、前記第１の命令選択手
段，前記第２の命令選択手段，前記第３の命令選択手段
の順に命令の選択を行なわせしめ、これらの命令選択手
段によって選択された命令の実行サイクルを順次割り当
てるコンテキストコントローラ25と、前記第１の命令選
択手段を介した命令によって前記メモリ上に子プロセス
の開始アドレス情報を格納して予約テーブル20を形成す
る予約ポインタ21と、前記第２の命令選択手段あるいは
前記第３の命令選択手段を介した命令によって前記子プ
ロセス予約テーブルに開始アドレス情報が格納された子
プロセスを実行する実行ポインタ22を備えているので、
従来以上にプロセス間の調歩性を高めることができると
ともに、メモリ上に予約テーブルを形成することによっ
て、予約テーブルのための専用のハードウェアは不要と
なり、予約テーブルに格納する子プロセスの数の自由度
が高いという効果を奏する。

さらに、第３の構成として、順次実行される命令群から
なるプログラムを格納するプログラム格納手段（命令RO
M1）と、前記プログラム格納手段に格納された命令を順
次選択する第1,第2,第３の命令選択手段（第１のプログ
ラマブルカウンタ2,第２のプログラマブルカウンタ3,第
３のプログラマブルカウンタ23）と、複数のアドレスを
有するとともにその内容が読み書き可能なメモリ（RAM1
2）と、前記メモリと前記プログラム格納手段の間を結
合するデータバス11と、命令の実行サイクルを発生する
タイミングジェネレータ８と、前記第１の命令選択手
段，前記第２の命令選択手段，前記第３の命令選択手段
の順に命令の選択を行なわせしめ、これらの命令選択手
段によって選択された命令の実行サイクルを順次割り当
てるコンテキストコントローラ25と、前記第１の命令選
択手段あるいは前記第２の命令選択手段を介した命令に
よって前記予約テーブルに子プロセスの開始アドレス情
報を格納する予約ポインタ21と、前記第３の命令選択手
段を介した命令によって前記子プロセス予約テーブルに
開始アドレス情報が格納された子プロセスを実行する実
行ポインタ22を備えているので、従来以上にプロセス間
の調歩性を高めることができるとともに、メモリ上に予
約テーブルを形成することによって、予約テーブルのた
めの専用のハードウェアは不要となり、予約テーブルに
格納する子プロセスの数の自由度が高いという効果を奏
する。

【図面の簡単な説明】

第１図は本発明の第１の態様に基づく並列処理プロセッ
サの構成図、第２図は第１図の主要部のタイミングチャ
ート、第３図は予約テーブルの構成図、第４図は本発明
の第２の態様に基づく並列処理プロセッサの構成図、第
５図は第４図の主要部のタイミングチャート、第６図は
本発明の第２の態様に基づく並列処理プロセッサの構成
図である。 １……命令ROM,2……第１のプログラマブルカウンタ,3
……第２のプログラマブルカウンタ,8……タイミングジ
ェネレータ,11……データバス,12……RAM,18……コンテ
キストコントローラ,20……予約テーブル,21……予約ポ
インタ,22……実行ポインタ,23……第３のプログラマブ
ルカウンタ,25……コンテキストコントローラ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】順次実行される命令群からなるプログラム
   を格納するプログラム格納手段と、 前記プログラム格納手段に格納された命令を順次選択す
   る第１および第２の命令選択手段と、 複数のアドレスを有すると共にその内容が読み書き可能
   なメモリと、 前記メモリと前記プログラム格納手段の間を結合するデ
   ータバスと、 命令の実行サイクルを発生するタイミングジェネレータ
   と、 前記第１の命令選択手段による命令の選択に続いて前記
   第２の命令選択手段による命令の選択を行わせしめ、こ
   れらの命令選択手段によって選択された命令の実行サイ
   クルを交互に割り当てるコンテキストコントローラと、 前記第１の命令選択手段を介した命令によって前記メモ
   リ上に子プロセスの開始アドレス情報を格納して予約テ
   ーブルを形成する予約ポインタと、 前記第２の命令選択手段を介した命令によって前記子プ
   ロセス予約テーブルに開始アドレス情報が格納された子
   プロセスを実行する実行ポインタとを具備してなる並列
   処理プロセッサ。
2. 【請求項２】順次実行される命令群からなるプログラム
   を格納するプログラム格納手段と、 前記プログラム格納手段に格納された命令を順次選択す
   る第1,第2,第３の命令選択手段と、 複数のアドレスを有すると共にその内容が読み書き可能
   なメモリと、 前記メモリと前記プログラム格納手段の間を結合するデ
   ータバスと、 命令の実行サイクルを発生するタイミングジェネレータ
   と、 前記第１の命令選択手段，前記第２の命令選択手段，前
   記第３の命令選択手段の順に命令の選択を行わせしめ、
   これらの命令選択手段によって選択された命令の実行サ
   イクルを順次割り当てるコンテキストコントローラと、 前記第１の命令選択手段を介した命令によって前記メモ
   リ上に子プロセスの開始アドレス情報を格納して予約テ
   ーブルを形成する予約ポインタと、 前記第２の命令選択手段あるいは前記第３の命令選択手
   段を介した命令によって前記子プロセス予約テーブルに
   開始アドレス情報が格納された子プロセスを実行する実
   行ポインタとを具備してなる並列処理プロセッサ。
3. 【請求項３】順次実行される命令群からなるプログラム
   を格納するプログラム格納手段と、 前記プログラム格納手段に格納された命令を順次選択す
   る第1,第2,第３の命令選択手段と、 複数のアドレスを有すると共にその内容が読み書き可能
   なメモリと、 前記メモリと前記プログラム格納手段の間を結合するデ
   ータバスと、 命令の実行サイクルを発生するタイミングジェネレータ
   と、 前記第１の命令選択手段，前記第２の命令選択手段，前
   記第３の命令選択手段の順に命令の選択を行わせしめ、
   これらの命令選択手段によって選択された命令の実行サ
   イクルを順次割り当てるコンテキストコントローラと、 前記第１の命令選択手段あるいは前記第２の命令選択手
   段を介した命令によって前記メモリ上に子プロセスの開
   始アドレス情報を格納して予約テーブルを形成する予約
   ポインタと、 前記第３の命令選択手段を介した命令によって前記子プ
   ロセス予約テーブルに開始アドレス情報が格納された子
   プロセスを実行する実行ポインタとを具備してなる並列
   処理プロセッサ。