JPH03154933A - 並列処理プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロプロセッサの命令処理機構の構成に
関するものである。

従来の技術 近年、ソフトウェアプログラミング方式のマイクロプロ
セッサはあらゆる方面で多用されており、その構成とし
ては、順次実行される命令群からなるプログラムを格納
するプログラム格納手段と、複数のアドレスを有し、そ
のアドレスがプログラム格納手段に格納された命令によ
って特定されるデータ入出力手段と、プログラム格納手
段から送出される命令に基づいてデータの演算を実行す
る演算手段と、データ入出力手段（データメモリや入出
力ポートが該当する。）と演算手段の間を結合するデー
タバスとを備えていることに特徴づけられる。また、そ
の代表的な構成が特公昭５８−３３５８４号公報に開示
されている。

このようなソフトウェアプログラミング方式のマイクロ
プロセッサはあらゆる用途に利用できるが、その反面、
処理の高速性を要求される一部の機器のコントローラと
して用いるには、ワイヤードロジックで構成された専用
のコントローラに比較して、リアルタイム処理能力に欠
けるという問題があった。マイクロプロセッサの処理能
力を高めるために米国特許第３，９８０，９９２号や特
開昭第６２−１１ｉ９３５１号公報に開示されるような
多重処理構成のマイクロプロセッサが提案されてきた。

多重処理構成のマイクロプロセッサでは、複数の処理プ
ロセスが併行して進行するためにリアルタイム処理能力
は格段に向上するが、その反面、プロセスの処理順序や
各プロセス間の調歩性が問題になるという難点があった
。

発明が解決しようとする課題 したがって、本発明の課題は、多重処理構成のマイクロ
プロセッサにおいて、従来以上にプロセス間の調歩性を
向上させることにある。

課題を解決するための手段 上記した課題を解決するために本発明の並列処理プロセ
ッサは第１の構成として、順次実行される命令群からな
るプログラムを格納するプログラム格納手段と、前記プ
ログラム格納手段に格納された命令を順次選択する第１
および第２の命令選択手段と、複数のアドレスを有する
と共にその内容が読み書き可能なメモリと、前記メモリ
と前記プログラム格納手段の間を結合するデータバスと
、命令の実行サイクルを発生するタイミングジェネレー
タと、前記第１の命令選択手段による命令の選択に続い
て前記第２の命令選択手段による命令の選択を行わせし
め、これらの命令選択手段によって選択された命令の実
行サイクルを交互に割り当てるコンテキストコントロー
ラと、前記第１の命令選択手段を介した命令によって前
記メモリ上１こ子プロセスの開始アドレス情報を格納し
て予約テーブルを形成するテーブル形成手段と、前記第
２の命令選択手段を介した命令によって前記子プロセス
予約テーブルに開始アドレス情報が格納された子プロセ
スを実行する子プロセス実行手段とを備えている。

また、本発明の並列処理プロセッサは第２の構成として
、順次実行される命令群からなるプログラムを格納する
プログラム格納手段と、前記プログラム格納手段に格納
された命令を順次選択する第１〜第３の命令選択手段と
、複数のアドレスを存すると共にその内容が読み書き可
能なメモリと、前記メモリと前記プログラム格納手段の
間を結合するデータバスと、命令の実行サイクルを発生
するタイミングジェネレータと、前記第１の命令選択手
段、前記第２の命令選択手段、前記第３の命令選択手段
の順に命令の選択を行わせしめ、これらの命令選択手段
によって選択された命令の実行サイクルを順次割り当て
るコンテキストコントローラと、前記第１の命令選択手
段を介した命令によって前記メモリ上に子プロセスの開
始アドレス情報を格納して予約テーブルを形成するテー
ブル形成手段と、前記第２の命令選択手段あるいは前記
第３の命令選択手段を介した命令によって前記子プロセ
ス予約テーブルに開始アドレス情報が格納された子プロ
セスを実行する子プロセス実行手段とを備えている。

さらに、本発明の並列処理プロセッサは第３の構成とし
て、順次実行される命令群からなるプログラムを格納す
るプログラム格納手段と、前記プログラム格納手段に格
納された命令を順次選択する第１．第２．第３の命令選
択手段と、複数のアドレスををすると共にその内容が読
み書き可能なメモリと、前記メモリと前記プログラム格
納手段の間を結合するデータバスと、命令の実行サイク
ルを発生するタイミングジェネレータと、前記第１の命
令選択手段、前記第２の命令選択手段、前記第３の命令
選択手段の順に命令の選択を行わせしめ、これらの命令
選択手段によって選択された命令の実行サイクルを順次
割り当てるコンテキストコントローラと、前記第１の命
令選択手段あるいは前記第２の命令選択手段を介した命
令によって前記メモリ上に子プロセスの開始アドレス情
報を格納して予約テーブルを形成するテーブル形成手段
と、前記第３の命令選択手段を介した命令によって前記
子プロセス予約テーブルに開始アドレス情報が格納され
た子プロセスを実行する子プロセス実行手段とを備えて
いる。

作用 本発明では上記した第１の構成によって、マイクロプロ
セッサは第１の処理機構と第２の処理機構を存し、第１
の処理機構から第２の処理機構に予約テーブルを介し不
予プロセスの処理を委託するように作用するので、プロ
セスの処理順序が損なわれる恐れがない。また、上記し
た第２の構成によって、マイクロプロセッサは第１．第
２．第３の処理機構ををし、第１の処理機構から第２゜
第３の処理機構に予約テーブルを介して子プロセスの処
理を委託するように作用するので、プロセス間の調歩性
が高まる。さらに、上記した第３の構成によって、マイ
クロプロセッサは第１１　　第２゜第３の処理機構を有
し、第１および第２の処理機構から第３の処理機構に予
約テーブルを介して子プロセスの処理を委託するように
作用するので、プロセスの処理順序が損なわれることな
く、子プロセスの処理を委託する側の処理能力も高まる
。

実施例 以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は、本発明の第１の実施例における並列処理プロ
セッサの構成を示したブロック図であり、順次実行され
る命令群からなるプログラムが格納される命令ＲＯＭＩ
から、第１のプログラマブル９ ｌＯ− カウンタ（Ｐ　Ｃ）２あるいは第２のプログラマブルカ
ウンタ（ＰＣ）３によって選択された命令は、命令の保
持ならびに先読みのための命令キュー４に送られる。命
令キュー４にいったん保持された命令は命令デコーダ５
に送出されると共に、そのアドレスインデックス部はア
ドレスバス６に送出される。命令デコーダ５によって作
り出された制御信号群はコントロールバス７を介してマ
イクロプロセッサを構成する各ブロックに供給される。

また、タイミングジェネレータ（ＴＧ）８においてマイ
クロプロセッサの処理のための複数のタイミング信号が
作り出され、これらのタイミング信号はコントロールバ
ス７を介して各ブロックに供給される。アドレスバス６
と第１のプログラマブルカウンタ２．第２のプログラマ
ブルカウンタ３．第１のアドレスレジスタ（ＡＤＲ）９
．　　第２のアドレスレジスタ（ＡＤＲ）１０．　　デ
ータバス１１の間は相互にアドレスデータを送出し合う
ように連結されている。第１のアドレスレジスタ９と第
２のアドレスレジスタ１０はＲＡＭ１２．　　汎用パラ
レル１− 入出力ポート１３のアドレスを保持する。汎用パラレル
入出力ボート１３の３群の入出力線は各々、ＡＯ−Ａ１
５端子、ＢＯ〜Ｂ１５端子、ＣＯ〜ＣＩ５端子によって
構成されたＡ、　　Ｂ、　　Ｃ群の入出力端子群に接続
されている。さらに、データバス１１には第１のレジス
タ（ＡＸ）１４と第２のレジスタ（ＡＹ）１５を介して
ＡＬＵ　Ｉ　Ｅ３の入力部が接続され、ＡＬＵｌＢの出
力はアキュムレータユニット（フラグ群も含まれる。）
１７に供給される。アキュムレータユニット１７とデー
タバス１１の間も双方向のバスで連結されている。

一方、タイミングジェネレータ８からのタイミング信号
はコンテキストコントローラ１８にも供給され、コンテ
キストコントローラ１８の出力信号は動作イネイブル信
号として、第１のプログラマブルカウンタ２と第２のア
ドレスレジスタ１０に供給され、インバータ１９を介し
た反転信号が第２のプログラマブルカウンタ３と第１の
アドレスレジスタ９に供給されている。

さらに、ＲＡＭ１２の内部には子プロセスの開１２− 始アドレス情報を格納する予約テーブル２０を形成する
ための予約ポインタ２１と、予約テーブル２０に開始ア
ドレス情報が格納された子プロセスを実行するための実
行ポインタ２２が構成され、予約ポインタ２１はコンテ
キストコントローラ１８の出力信号によって、実行ポイ
ンタ２２はコンテキストコントローラ１８の反転出力信
号によって動作がコントロールされるようにそれぞれ構
成されている。

なお、各ブロックのデータ出力部はいずれも３ステート
構成になっていて、データの出力を要求されない期間は
ハイインピーダンス状態に保持されるものとする。また
、各ブロックにはコントロールバス７を介して必要なタ
イミング信号と制御信号が供給されるものとする。

以上のように構成された並列処理プロセッサについて、
第１図に示したブロック図と、第２図に示した主要部の
タイミングチャートによりその動作を説明する。

まず、第２図Ａは第１図の外部クロック入力端子ＣＬＫ
に供給されるクロック信号波形を示したものであり、第
２図Ｂ、　　Ｃ，Ｄ、　　Ｅはそれぞれ、タイミングジ
ェネレータ８から出力される基本タイミング信号の信号
波形を示したものであり、第２図Ｆはコンテキストコン
トローラ１８からの動作イネイブル信号を示したもので
ある。

さて、第１図の並列処理プロセッサにおいて、命令ＲＯ
ＭＩから取り出された命令は命令キュー４にいったん保
持されたあと命令デコーダ５によって処理内容が解釈さ
れて実行される。命令キュー４は、第１バッファ４Ａ、
　　第２バツフｒ　４　Ｂ。

第３バツフア４Ｃを有しており、第１バツフア４Ａと第
２バツフア４ＢはＦ　Ｉ　ＦＯ（ファーストインファー
ストアウト）形式のスタックを形成していて、第１のプ
ログラマブルカウンタ２によって取り出された命令の第
１バイト目と、第２のプログラマブルカウンタ３によっ
て取り出された命令の第１バイト目が、交互に格納され
るように構成されている。また、第２バツフア４Ｂに格
納された命令コードの第１バイト目から判断して第２バ
イト目１３− １４− を伴う命令であれば、第３バツフｙ４Ｃにその命令の第
２バイト目が格納される。第２図Ｂの信号はＲＡＭ１２
に含まれるアドレスデコーダをプリチャージして選択ア
ドレスを確定させるためのタイミング信号として用いら
れ、第２図Ｃの信号はＲＡＭ１２あるいは汎用パラレル
入出力ボート１３のデータをデータバス１１に読み出す
タイミング信号として用いられる。また、第２図りの信
号はデータバス１１からＲＡＭ１２あるいは汎用パラレ
ル入出力ボート１３にデータを書き込むタイミング信号
として用いられ、第２図Ｅのタイミング信号のリーディ
ングエツジ（前縁）が読み出しタイミングとなり、トレ
イリングエツジ（後縁）が書き込みタイミングとなる。

ここで、第２図のａ区間が第１のプログラマブルカウン
タ２によって取り出された命令の実行区間に割り当てら
れ、ｂ区間が第２のプログラマブルカウンタ８によって
取り出された命令の実行区間に割り当てられるものとす
ると、時刻１１からのｂ区間においてＲＡＭ１２の特定
のアドレスのデ１５− −タをアキュムレータユニット１７に転送させるために
は、時刻ｔｌ以前に第２のアドレスレジスタ１０にその
アドレスが保持されている必要がある。

第１図の並列処理プロセッサでは、時刻ｔｏから時刻１
１までのａ区間において、すなわち、命令キュー４の第
１バツフア４Ａに格納されている命令を実行している間
に、コンテキストコントローラ１８から第２図Ｆに示し
た動作イネイブル信号を第２のアドレスレジスタ１０に
供給し、命令キュー４の第２バツフア４Ｂに格納されて
いる命令がその第２バイト目にＲＡＭ１２もしくは汎用
パラレル入出力ボート１３のアドレス情報を含んでいる
命令であれば、第３バツフア４Ｃならびにアドレスバス
８を介して供給される新たなアドレスを第２のアドレス
レジスタ１０に書き込む。また、コンテキストコントロ
ーラ１８からの動作イネイブル信号は第１のプログラマ
ブルカウンタ２と第２のプログラマブルカウンタ３にも
供給されて、第２図のａ区間あるいはｂ区間が到来する
ごとに、第１のプログラマブルカウンタ２あるいは第２
のＩｆｔ プログラマブルカウンタ３のカウント値を更新させるた
めにも利用される。

このようにして、第１図に示した並列処理プロセッサで
は、第１のプログラマブルカウンタ２と第２のプログラ
マブルカウンタ３によって命令ＲＯＭＩから交互に命令
を読み出して実行するので、実質的に２種類の処理機構
を有していることになり、刻々と変化する外部の事象に
対する処理のリアルタイム性が向上する。

さて、第１図に示した並列処理プロセッサでは、予約テ
ーブル２０を介して、第１のプログラマブルカウンタ２
とそれによって取り出される命令群を中心として構成さ
れる第１の処理機構から、第２のプログラマブルカウン
タ３とそれによって取り出される命令群を中心として構
成される第２の処理機構に対して子プロセスの形で処理
の委託が行われるが、この模様について説明する。

第３図は第１図の予約テーブル２０の詳細な構成を示し
たもので、１６ビツトのメモリ上の０番地から３番地ま
での４個のエリアが子プロセスの予約テーブルとして割
り当てられ、４番地が予約ポインタ２１および実行ポイ
ンタ２２として割り当てられている。また、予約テーブ
ル２０の第１〜第４エリアのＭＳＢ（ＤＩ５）が予約フ
ラグとして用いられ、第１の処理機構からの子プロセス
の委託時にセットされると共に、第２の処理機構によっ
てその子プロセスの実行が開始された時点にリセットさ
れる。一方、第１〜第４エリアのそれぞれの残りの１５
ビツトには子プロセスの開始アドレスが格納される。

第１図の第１のプログラマブルカウンタ２およびそれに
よって選択される命令群を中心にして構成される第１の
処理機構が、第２のプログラマブルカウンタ３とこれに
よって選択される命令群を中心にして構成される第２の
処理機構に子プロセスの実行を委託する際には、第１〜
第４エリアの中で予約ポインタ２１の示すエリアのＭＳ
Ｂを調べ、ＭＳＢがセットされていなければ、子プロセ
スの開始アドレスを格納すると共にＭＳＢをセットシ、
さらに予約ポインタ２１の値をインクリメ７ ８ ントする。一方、第２の処理機構は実行ポインタ２２の
示すエリアのＭＳＢを調べ、ＭＳＢがセットされていれ
ばそれをリセットすると共に、実行ポインタ２２の値を
インクリメントした上でそのエリアに開始アドレスが格
納されている子プロセスの実行を開始する。なお、予約
テーブル２０の第１〜第４エリ乙　予約ポインタ２１．
実行ポインタ２２はマイクロプロセッサの初期化ルーチ
ンにおいてクリアされる。

このようにして、第１図に示した並列処理プロセッサで
は、第１の処理機構から第２の処理機構に予約テーブル
２０を介して子プロセスの処理を委託するので、プロセ
スの処理順序が損なわれる恐れがない。

次に、第４図は本発明の第２の態様に基づ〈実施例を示
したもので、順次実行される命令群からなるプログラム
が格納される命令ＲＯＭＩから、第１のプログラマブル
カウンタ２あるいは第２のプログラマブルカウンタ３も
しくは第３のプログラマブルカウンタ２３によって選択
された命令は、１９− 命令の保持ならびに先読みのための命令キュー４に送ら
れる。命令キュー４にいったん保持された命令は命令デ
コーダ５に送出されると共に、そのアドレスインデック
ス部はアドレスバス６に送出される。命令デコーダ５に
よって作り出された制御信号群はコントロールバス７を
介してマイクロプロセッサを構成する各ブロックに供給
される。

また、タイミングジェネレータ８においてマイクロプロ
セッサの処理のための複数のタイミング信号が作り出さ
れ、これらのタイミング信号はコントロールバス７を介
して各ブロックに供給される。

アドレスバス６と第１のプログラマブルカウンタ２、第
２のプログラマブルカウンタ３．第３のプログラマブル
カウンタ２３．第１のアドレスレジスタ９．第２のアド
レスレジスタ１０．第３のアドレスレジスタ２４．デー
タバス１１の間は相互にアドレスデータを送出し合うよ
うに連結されている。第１のアドレスレジスタ９と第２
のアドレスレジスタ１０および第３のアドレスレジスタ
２４はＲＡＭ１２．　　汎用パラレル入出力ボート１３
２０− のアドレスを保持する。

一方、タイミングジェネレータ８からのタイミング信号
はコンテキストコントローラ２５にも供給され、コンテ
キストコントローラ２５の第１の出力信号は動作イネイ
ブル信号として、第１のプログラマブルカウンタ２と第
２のアドレスレジスタ１０に供給され、第２の出力信号
は第２のプログラマブルカウンタ３と第３のアドレスレ
ジスタ２４に供給され、第３の出力信号は第３のプログ
ラマブルカウンタ２３と第１のアドレスレジスタ９に供
給されている。

さらに、ＲＡＭ１２の内部には子プロセスの開始アドレ
ス情報を格納する予約テーブル２０を形成するための予
約ポインタ２１と、予約テーブル２０に開始アドレス情
報が格納された子プロセスを実行するための実行ポイン
タ２２が構成され、予約ポインタ２１はコンテキストコ
ントローラ１８の第３の出力信号によって、実行ポイン
タ２２はコンテキストコントローラ１８の第１および第
２の出力信号によって動作がコントロールされるように
それぞれ構成されている。

以上のように構成された並列処理プロセッサについて、
第４図に示したブロック図と、第５図に示した主要部の
タイミングチャートによりその動作を説明する。

まず、第５図Ａは第４図の外部クロック入力端子ＣＬＫ
に供給されるクロック信号波形を示したものであり、第
５図Ｂ、　　Ｃ，Ｄ、　　Ｅはそれぞれ、タイミングジ
ェネレータ８から出力される基本タイミング信号の信号
波形を示したものであり、第５図Ｆ１．Ｆ２．Ｆ３はそ
れぞれ、コンテキストコントローラ２５の第１．第２．
第３の出力信号を示したものである。

さて、第４図の並列処理プロセッサにおいて、命令ＲＯ
ＭＩから取り出された命令は命令キュー４にいったん保
持されたあと命令デコーダ５によって処理内容が解釈さ
れて実行される。命令キュー４は、第１バッファ４Ａ、
　　第２バツフア４Ｂ。

第３バツフア４Ｃを有しており、第１バツフア４Ａと第
２バツフア４ＢはＦＩＦＯ形式のスタック１− ２２− を形′成していて、第１のプログラマブルカウンタ２１
　　第２のプログラマブルカウンタ３．第３のプログラ
マブルカウンタ２３によって取り出された命令の第１バ
イト目が順次格納されるように構成されている。また、
第２バツフｙ４Ｂに格納された命令フードの第１バイト
目から判断して第２バイト目を伴う命令であれば、第３
バツフア４Ｃにその命令の第２バイト目が格納される。

第６図Ｂの信号はＲＡＭ１２に含まれるアドレスデコー
ダをプリチャージして選択アドレスを確定させるための
タイミング信号として用いられ、第５図Ｃの信号はＲＡ
Ｍ１２あるいは汎用パラレル入出力ポート１３のデータ
をデータバス１１に読み出すタイミング信号として用い
られる。また、第５図りの信号はデータバス１１からＲ
ＡＭ１２あるいは汎用パラレル入出力ポート１３にデー
タを書き込むタイミング信号として用いられ、第５図Ｅ
のタイミング信号のリーディングエツジが読み出しタイ
ミングとなり、トレイリングエツジが書き込みタイミン
グとなる。

３− ここで、第５図のＣ区間が第１のプログラマブルカウン
タ２によって取り出された命令の実行区間に割り当てら
れ、ｂ区間が第２のプログラマブルカウンタ３によって
取り出された命令の実行区間に割り当てられ、Ｃ区間が
第３のプログラマブルカウンタ２３によって取り出され
た命令の実行区間に割り当てられるものとすると、時刻
ｔ１からのｂ区間においてＲＡＭ１２の特定のアドレス
のデータをアキュムレータユニット１７に転送させるた
めには、時刻ｔｌ以前に第２のアドレスレジスタ１０に
そのアドレスが保持されている必要がある。第４図の並
列処理プロセッサでは、時刻１０から時刻ｔｌまでのＣ
区間において、すなわち、命令キ５−４の第１バツフア
４Ａに格納されている命令を実行している間に、コンテ
キストコントローラ２５から第５図Ｆ１に示した動作イ
ネイブル信号を第２のアドレスレジスタ１０に供給し、
命令キュー４の第２バツフア４Ｂに格納されている命令
がその第２バイト目にＲＡＭ１２もしくは汎用パラレル
入出力ポート１３のアドレス情報を含ん４− でいる命令であれば、第３バツフア４Ｃならびにアドレ
スバス６を介して供給される新たなアドレスを第２のア
ドレスレジスタ１０に書き込む。また、コンテキストコ
ントローラ２５からの第１〜第３の出力信号は第１のプ
ログラマブルカウンタ２、第２のプログラマブルカウン
タ３．第３のプログラマブルカウンタ２３にも供給され
て、第５図のＣ区間、ｂ区間、Ｃ区間が到来するごとに
、それぞれのカウンタのカウント値を更新させるために
も利用される。

このようにして、第４図に示した並列処理プロセッサで
は、３個のプログラマブルカウンタによって、命令ＲＯ
ＭＩから次々と命令を読み出して実行するので、実質的
に３種類の処理機構を有していることになり、刻々と変
化する外部の事象に対する処理のリアルタイム性が向上
する。

さて、第４図に示した並列処理プロセッサでは、予約テ
ーブル２０を介して、第１のプログラマブルカウンタ２
とそれによって取り出される命令群を中心として構成さ
れる第１の処理機構から、第２のプログラマブルカウン
タ３とそれによって取り出される命令群を中心として構
成される第２の処理機構、ならびに第３のプログラマブ
ルカウンタ２３とそれによって取り出される命令群を中
心として構成される第３の処理機構に対して、子プロセ
スの形で処理の委託が行われる。

すなわち、第１図に示した並列処理プロセッサでは、予
約テーブル２０に対するアドレス情報の書き込みと予約
ポインタ２１のインクリメントが第１の処理機構によっ
て行われ、予約テーブル２０からのアドレス情報の読み
出しと実行ポインタ２２のインクリメントが第２の処理
機構によって行われるのに対して、第４図に示した並列
処理プロセッサでは、予約テーブル２０に対するアドレ
ス情報の書き込みと予約ポインタ２１のインクリメント
が第１の処理機構によって行われ、予約テーブル２０か
らのアドレス情報の読み出しと実行ポインタ２２のイン
クリメントが第２の処理機構ならびに第３の処理機構の
両方によって行われる。

第２の処理機構ならびに第３の処理機構は、子プ２５ ２６− ロセスの実行が終了するごとに次の子プロセスの実行を
開始し、子プロセスの実行順序は第１の処理機構によっ
て決定されるため、第１〜第３の処理機構間の調歩性は
極めて高いものとなる。

次に、第６図は本発明の第３の態様に基づ〈実施例を示
したもので、第４図に示した並列処理プロセッサと異な
る点は、ＲＡＭ１２の内部に形成された予約ポインタ２
１と、実行ポインタ２２の用いられ方にある。すなわち
、予約ポインタ２１はコンテキストコントローラ２５の
第３および第１のの出力信号によって、実行ポインタ２
２はコンテキストコントローラ１８の第１および第２の
出力信号によって動作がコントロールされるようにそれ
ぞれ構成されている。

第６図に示した並列処理プロセッサでは、予約テーブル
２０に対するアドレス情報の書き込みと予約ポインタ２
１のインクリメントが第１の処理機構と第２の処理機構
の両方によって行われ、予約テーブル２０からのアドレ
ス情報の読み出しと実行ポインタ２２のインクリメント
が第２の処理７ 機構によって行われる。このため、プロセスの処理順序
が損なわれることなく、子プロセスの処理を委託する側
の処理能力を高めることができる。

発明の効果 本発明の並列処理プロセッサは以上の説明からも明らか
なように、第１の態様として、順次実行される命令群か
らなるプログラムを格納するプログラム格納手段（命令
ＲＯＭＩ）と、前記プログラム格納手段に格納された命
令を順次選択する第１および第２の命令選択手段（第１
のプログラマブルカウンタ２および第２のプログラマブ
ルカウンタ３）と、複数のアドレスを有すると共にその
内容が読み書き可能なメモリ（ＲＡＭ１２）と、前記メ
モリと前記プログラム格納手段の間を結合するデータバ
ス１１と、命令の実行サイクルを発生するタイミングジ
ェネレータ８と、前記第１の命令選択手段による命令の
選択に続いて前記第２の命令選択手段による命令の選択
を行わせしめ、これらの命令選択手段によって選択され
た命令の実行サイクルを交互に割り当てるコンテキスト
コントロー８− ラ１８と、前記第１の命令選択手段を介した命令によっ
て前記メモリ上に子プロセスの開始アドレス情報を格納
して予約テーブル２０を形成するテーブル形成手段（予
約ポインタ２１）と、前記第２の命令選択手段を介した
命令によって前記子プロセス予約テーブルに開始アドレ
ス情報が格納された子プロセスを実行する子プロセス実
行手段（実行ポインタ２２）を備えているので、従来以
上にプロセス間の調歩性を高めることができる。

また、第２の態様として、順次実行される命令群からな
るプログラムを格納するプログラム格納手段（命令ＲＯ
ＭＩ）と、前記プログラム格納手段に格納された命令を
順次選択する第１〜第３の命令選択手段（第１のプログ
ラマブルカウンタ２１　　第２のプログラマブルカウン
タ３．第３のプログラマブルカウンタ２３）と、複数の
アドレスを存すると共にその内容が読み書き可能なメモ
リ（ＲＡＭＩ２）と、前記メモリと前記プログラム格納
手段の間を結合するデータバス１１と、命令の実行サイ
クルを発生するタイミングジェネレータ８と、前記第１
の命令選択手段、前記第２の命令選択手段。

前記第３の命令選択手段の順に命令の選択を行わせしめ
、これらの命令選択手段によって選択された命令の実行
サイクルを順次割り当てるコンテキストコントローラ２
５と、前記第１の命令選択手段を介した命令によって前
記メモリ上に子プロセスの開始アドレス情報を格納して
予約テーブル２０を形成するテーブル形成手段（予約ポ
インタ２１）と、前記第２の命令選択手段あるいは前記
第３の命令選択手段を介した命令によって前記子プロセ
ス予約テーブルに開始アドレス情報が格納された子プロ
セスを実行する子プロセス実行手段（実行ポインタ２２
）を備えているので、従来以上にプロセス間の調歩性を
高めることができる。

さらに、第３の構成として、順次実行される命令群から
なるプログラムを格納するプログラム格納手段（命令Ｒ
ＯＭＩ）と、前記プログラム格納手段に格納された命令
を順次選択する第１〜第３の命令選択手段（第１のプロ
グラマブルカウンタ２゜第２のプログラマブルカウンタ
３．第３のプログ−２ト ０− ラマブルカウンタ２３）と、複数のアドレスを有すると
共にその内容が読み書き可能なメモリ（ＲＡＭ１２）と
、前記メモリと前記プログラム格納手段の間を結合する
データバス１１と、命令の実行サイクルを発生するタイ
ミングジェネレータ８と、前記第１の命令選択手段、前
記第２の命令選択手段。

前記第３の命令選択手段の順に命令の選択を行わせしめ
、これらの命令選択手段によって選択された命令の実行
サイクルを順次割り当てるコンテキストコントローラ２
５と、前記第１の命令選択手段を介した命令によって前
記メモリ上に子プロセスの開始アドレス情報を格納して
予約テーブルを形成する第１のテーブル形成手段（予約
ポインタ２１）と、前記第２の命令選択手段を介した命
令によって前記予約テーブルに子プロセスの開始アドレ
ス情報を格納する第２のテーブル形成手段（予約ポイン
タ２１）と、前記第３の命令選択手段を介した命令によ
って前記子プロセス予約テーブルに開始アドレス情報が
格納された子プロセスを実行する子プロセス実行手段（
実行ポインタ２２）を備えているので、従来以上にプロ
セス間の調歩性を高めることができる。

【図面の簡単な説明】

第１図は本発明の第１の態様に基づく並列処理プロセッ
サの構成図、第２図は第１図の主要部のタイミングチャ
ート、第３図は予約テーブルの構成図、第４図は本発明
の第２の態様に基づく並列処理プロセッサの構成図、第
５図は第４図の主要部のタイミングチャート、第６図は
本発明の第２の態様に基づく並列処理プロセッサの構成
図である。 １・・・命令ＲＯＭ、　　　２・・・第１のプログラマ
ブルカウンタ、　　３・・・第２のプログラマブルカウ
ンタ。 ８・・・タイミングジェネレータ、　　１１・・・デー
タバス、　　１２・・・ＲＡＭ、　　　１Ｂ・・・コン
テキストコントローラ、　　２０・・・予約テーブル、
　　２１・・・予約ポインタ、　　２２・・・実行ポイ
ンタ、　　２３・・・第３のプログラマブルカウンタ、
　　２５・・・コンテキストコントローラ。

Claims (3)

【特許請求の範囲】
1. （１）順次実行される命令群からなるプログラムを格納
   するプログラム格納手段と、 前記プログラム格納手段に格納された命令を順次選択す
   る第１および第２の命令選択手段と、複数のアドレスを
   有すると共にその内容が読み書き可能なメモリと、 前記メモリと前記プログラム格納手段の間を結合するデ
   ータバスと、 命令の実行サイクルを発生するタイミングジェネレータ
   と、 前記第１の命令選択手段による命令の選択に続いて前記
   第２の命令選択手段による命令の選択を行わせしめ、こ
   れらの命令選択手段によって選択された命令の実行サイ
   クルを交互に割り当てるコンテキストコントローラと、 前記第１の命令選択手段を介した命令によって前記メモ
   リ上に子プロセスの開始アドレス情報を格納して予約テ
   ーブルを形成するテーブル形成手段と、 前記第２の命令選択手段を介した命令によって前記子プ
   ロセス予約テーブルに開始アドレス情報が格納された子
   プロセスを実行する子プロセス実行手段とを具備してな
   る並列処理プロセッサ。
2. （２）順次実行される命令群からなるプログラムを格納
   するプログラム格納手段と、 前記プログラム格納手段に格納された命令を順次選択す
   る第１，第２，第３の命令選択手段と、複数のアドレス
   を有すると共にその内容が読み書き可能なメモリと、 前記メモリと前記プログラム格納手段の間を結合するデ
   ータバスと、 命令の実行サイクルを発生するタイミングジェネレータ
   と、 前記第１の命令選択手段、前記第２の命令選択手段、前
   記第３の命令選択手段の順に命令の選択を行わせしめ、
   これらの命令選択手段によって選択された命令の実行サ
   イクルを順次割り当てるコンテキストコントローラと、 前記第１の命令選択手段を介した命令によって前記メモ
   リ上に子プロセスの開始アドレス情報を格納して予約テ
   ーブルを形成するテーブル形成手段と、 前記第２の命令選択手段あるいは前記第３の命令選択手
   段を介した命令によって前記子プロセス予約テーブルに
   開始アドレス情報が格納された子プロセス実行する子プ
   ロセス実行手段とを具備してなる並列処理プロセッサ。
3. （３）順次実行される命令群からなるプログラムを格納
   するプログラム格納手段と、 前記プログラム格納手段に格納された命令を順次選択す
   る第１，第２，第３の命令選択手段と、複数のアドレス
   を有すると共にその内容が読み書き可能なメモリと、 前記メモリと前記プログラム格納手段の間を結合するデ
   ータバスと、 命令の実行サイクルを発生するタイミングジェネレータ
   と、 前記第１の命令選択手段、前記第２の命令選択手段、前
   記第３の命令選択手段の順に命令の選択を行わせしめ、
   これらの命令選択手段によって選択された命令の実行サ
   イクルを順次割り当てるコンテキストコントローラと、 前記第１の命令選択手段あるいは前記第２の命令選択手
   段を介した命令によって前記メモリ上に子プロセスの開
   始アドレス情報を格納して予約テーブルを形成するテー
   ブル形成手段と、 前記第３の命令選択手段を介した命令によって前記子プ
   ロセス予約テーブルに開始アドレス情報が格納された子
   プロセスを実行する子プロセス実行手段とを具備してな
   る並列処理プロセッサ。