JPS5952334A - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
- Publication number
- JPS5952334A JPS5952334A JP57161934A JP16193482A JPS5952334A JP S5952334 A JPS5952334 A JP S5952334A JP 57161934 A JP57161934 A JP 57161934A JP 16193482 A JP16193482 A JP 16193482A JP S5952334 A JPS5952334 A JP S5952334A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- register
- address
- data
- dma
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
゛本発明は、ディジタル情報処理システムにおけるＤＭ
Ａ転送方式に関するものである。
Ａ転送方式に関するものである。
ディジタル計算機システム等のディジタル情報処理シス
テムにおいて、ＣＰＵの負担を軽減すると共にデータ転
送の高速化を図るため、Ｉ）ＨＡ転送方式が汎用されて
いる。従来のＤＭＡ転送方式は、第１図示のように、Ｄ
ＭＡ転送装置１、ｃｐｖ２、主メモリ６及び入出力装置
４゛がバス５を介して接続されておシ、入出力装置４か
らの要求に応じて、これと主メモリ３との間でデータの
ブロック転送を行なう。ＤＭＡ転送装置１は、バス５の
制御やｃｐｖ２に対する割込み等を行なう制御部１１、
主メモリ３又は入出力装置４のアドレスをソース（転送
元）アドレスとして保持するアドレスレジスタ１２、同
様のアドレスをディスティネーション（転送先）アドレ
スとして保持するアドレスレジスタ１３、転送データを
一時蓄積するデータバッファ１４及びアドレス発生や転
送語数のカウントに用いるカウンタ１５から構成されて
いる。動作の概略は、まず入出力装置４からのＩ）ＨＡ
転送要求を受付けたｃｐｖ ２の指令によシ、制御部１
１がバス５の専有槽を得、アドレスレジスタ１２，１３
からバス５のアドレス線にアドレスを出力させ、主メモ
リ３や入出力装置４に対するリード／ライト信号を発生
させてデータバッファ１４への転送データの読込みやデ
ータバッファ１４からの書込みを行なう。
テムにおいて、ＣＰＵの負担を軽減すると共にデータ転
送の高速化を図るため、Ｉ）ＨＡ転送方式が汎用されて
いる。従来のＤＭＡ転送方式は、第１図示のように、Ｄ
ＭＡ転送装置１、ｃｐｖ２、主メモリ６及び入出力装置
４゛がバス５を介して接続されておシ、入出力装置４か
らの要求に応じて、これと主メモリ３との間でデータの
ブロック転送を行なう。ＤＭＡ転送装置１は、バス５の
制御やｃｐｖ２に対する割込み等を行なう制御部１１、
主メモリ３又は入出力装置４のアドレスをソース（転送
元）アドレスとして保持するアドレスレジスタ１２、同
様のアドレスをディスティネーション（転送先）アドレ
スとして保持するアドレスレジスタ１３、転送データを
一時蓄積するデータバッファ１４及びアドレス発生や転
送語数のカウントに用いるカウンタ１５から構成されて
いる。動作の概略は、まず入出力装置４からのＩ）ＨＡ
転送要求を受付けたｃｐｖ ２の指令によシ、制御部１
１がバス５の専有槽を得、アドレスレジスタ１２，１３
からバス５のアドレス線にアドレスを出力させ、主メモ
リ３や入出力装置４に対するリード／ライト信号を発生
させてデータバッファ１４への転送データの読込みやデ
ータバッファ１４からの書込みを行なう。
このような従来方式においては、アドレスレジスタ１２
．１３のアドレスはカウンタ１５によって１ステツプず
つ連続的に増減される構成となっておシ、このためデー
タのブロック転送を連続的なアドレス領域についてしか
行なうことができないという問題がある。また転送方向
は初期設定により固定される構成であるため、転送デー
タの種類等に応じてその転送方向を柔軟に切替えること
ができないという問題がある。
．１３のアドレスはカウンタ１５によって１ステツプず
つ連続的に増減される構成となっておシ、このためデー
タのブロック転送を連続的なアドレス領域についてしか
行なうことができないという問題がある。また転送方向
は初期設定により固定される構成であるため、転送デー
タの種類等に応じてその転送方向を柔軟に切替えること
ができないという問題がある。
本発明は上記従来方式の問題点に鑑みてなされたもので
アシ、その目的は、不連続的なアドレス領域間の転送や
、最小限１語単位の転送方向の切替等柔軟力転送制御を
、簡易なノー−ドウエア構成で実現することができるＤ
ＭＡ転送方式を提供することにある。
アシ、その目的は、不連続的なアドレス領域間の転送や
、最小限１語単位の転送方向の切替等柔軟力転送制御を
、簡易なノー−ドウエア構成で実現することができるＤ
ＭＡ転送方式を提供することにある。
以下本発明の詳細を実施例に基づいて説明する。
第２図は本発明の一実施例に使用するＩ）ＨＡ転送（３
） 装置２０の構成の一例を示すブロック図である。
） 装置２０の構成の一例を示すブロック図である。
５２１は異種転送動作を記述する複数の転送プログラム
を格納するマイクロプログラムＲＯＭ（μｐ−ＲｏＭ）
、２２はμＰ−ＲＯＭ２１ のプログラムを実行してバ
ス制御信号、リード／ライト信号、当該ＤＭＡ転送装置
内の他の構成要素に対する各種の制御信号等を発生する
パイプライン・レジスタ（ＰＬＲ）、２３，２４はパイ
プライン・レジスタ２２の制御に基づきアドレスの増減
やアドレス信号のバス５への送出を行なうアドレスレジ
スタ（ＡＤＲ）、２５は転送データを一時蓄積するデー
タバッファ（ＤＢ）、２６ハμＰ・ＲＯＭ２１内の異種
プログラムの先頭アドレスを保持するモード指定レジス
タ（ＭＥ） 、２７は１ビツトごとに最小限１語の転送
制御を指定する転送指定ビット列を保持するビット列レ
ジスタ（ＢＲ）である。なお、パイプライン・レジスタ
２２は、上述したバス制御等の制御信号の他に、マイク
ロプログラムのネクスト・ステップの参照アドレスをμ
Ｐ・ＲＯＭ２１ にフィードバックし、このフィードバ
ックされたアドレスとモードレジスタ２６．ビット列（
４） レジスタ２７．バス５からの信号の組合せによシ、ネク
スト・ステップの実効アドレスが決定される。
を格納するマイクロプログラムＲＯＭ（μｐ−ＲｏＭ）
、２２はμＰ−ＲＯＭ２１ のプログラムを実行してバ
ス制御信号、リード／ライト信号、当該ＤＭＡ転送装置
内の他の構成要素に対する各種の制御信号等を発生する
パイプライン・レジスタ（ＰＬＲ）、２３，２４はパイ
プライン・レジスタ２２の制御に基づきアドレスの増減
やアドレス信号のバス５への送出を行なうアドレスレジ
スタ（ＡＤＲ）、２５は転送データを一時蓄積するデー
タバッファ（ＤＢ）、２６ハμＰ・ＲＯＭ２１内の異種
プログラムの先頭アドレスを保持するモード指定レジス
タ（ＭＥ） 、２７は１ビツトごとに最小限１語の転送
制御を指定する転送指定ビット列を保持するビット列レ
ジスタ（ＢＲ）である。なお、パイプライン・レジスタ
２２は、上述したバス制御等の制御信号の他に、マイク
ロプログラムのネクスト・ステップの参照アドレスをμ
Ｐ・ＲＯＭ２１ にフィードバックし、このフィードバ
ックされたアドレスとモードレジスタ２６．ビット列（
４） レジスタ２７．バス５からの信号の組合せによシ、ネク
スト・ステップの実効アドレスが決定される。
上記ＤＭＡ転送装置２０は、バス５を介してモード指定
レジスタ２６とビット列レジスタ２７にそれぞれ対応の
伊号を受信することによって些動される。モード指定レ
ジスタ２６にセットされた信号はμＰ、−ＲＯＭ２１内
に格納されている各種のＤＭＡ動作を記述するプログラ
ムの先頭アドレスを指定する。
レジスタ２６とビット列レジスタ２７にそれぞれ対応の
伊号を受信することによって些動される。モード指定レ
ジスタ２６にセットされた信号はμＰ、−ＲＯＭ２１内
に格納されている各種のＤＭＡ動作を記述するプログラ
ムの先頭アドレスを指定する。
いま第３図示のように第１の記憶領域Ａと第２の記憶領
域Ｂとの間で最小限１語単位で転送方向を切替えること
ができる第１の転送モードが指定されたものとする。こ
のとき、モード指定レジスタ２６には第１の転送モード
を記述する第１のプログラムの先頭アドレスを示すモー
ド指定情報がセットされ、またビット列レジスタ２７に
は第３図示のような転送指定ビット列（ｂ％）＝ （０
，１，１，，０゜１．１．・・・）がセットされる。さ
らに、アドレスレジスタ２３ 、２４のそれぞれには従
来例と同様に記憶領域Ａの先頭アドレスＡ１ と記憶領
域Ｂの先頭アドレスＢ１がそれぞれセットされる。第１
のプログラムを開始したμｐ−ｘｏｘ２１とパイプライ
ン・レジスタ２２は、まずビット列レジスタ２７から第
１ビツトを読込み、これが″０″であることを識別する
と、アドレスレジスタ２３にセットされているアドレス
Ａ１をバス５のアドレス線上に送出させリード信号をバ
ス５の制御線上に送出し、記憶領域Ａの先頭アドレスＡ
１のデータをデータバッファ２５に読込み、アドレスレ
ジスタ２３の内容を１だけインクリメントする。次にア
ドレスレジスタ２４にセットされている記憶領域Ｂの先
頭アドレスＢ１をバス５のアドレス線上に送出させ、ラ
イト信号を送出し１、記憶領域Ｂの先頭アドレスＢ１ヘ
データバツファ２５のデータを書込み、アドレスレジス
タ２４の内容を１だけインクリメントする。これと並行
してビット列レジスタ２７にシフト信号ＢＲ５が送出さ
れ、第２ビツトが読込まれる３このようにして最初の１
語の転送が完了する。
域Ｂとの間で最小限１語単位で転送方向を切替えること
ができる第１の転送モードが指定されたものとする。こ
のとき、モード指定レジスタ２６には第１の転送モード
を記述する第１のプログラムの先頭アドレスを示すモー
ド指定情報がセットされ、またビット列レジスタ２７に
は第３図示のような転送指定ビット列（ｂ％）＝ （０
，１，１，，０゜１．１．・・・）がセットされる。さ
らに、アドレスレジスタ２３ 、２４のそれぞれには従
来例と同様に記憶領域Ａの先頭アドレスＡ１ と記憶領
域Ｂの先頭アドレスＢ１がそれぞれセットされる。第１
のプログラムを開始したμｐ−ｘｏｘ２１とパイプライ
ン・レジスタ２２は、まずビット列レジスタ２７から第
１ビツトを読込み、これが″０″であることを識別する
と、アドレスレジスタ２３にセットされているアドレス
Ａ１をバス５のアドレス線上に送出させリード信号をバ
ス５の制御線上に送出し、記憶領域Ａの先頭アドレスＡ
１のデータをデータバッファ２５に読込み、アドレスレ
ジスタ２３の内容を１だけインクリメントする。次にア
ドレスレジスタ２４にセットされている記憶領域Ｂの先
頭アドレスＢ１をバス５のアドレス線上に送出させ、ラ
イト信号を送出し１、記憶領域Ｂの先頭アドレスＢ１ヘ
データバツファ２５のデータを書込み、アドレスレジス
タ２４の内容を１だけインクリメントする。これと並行
してビット列レジスタ２７にシフト信号ＢＲ５が送出さ
れ、第２ビツトが読込まれる３このようにして最初の１
語の転送が完了する。
次の１語の転送に際して、ビット列レジスタ２７から読
込まれた第２ビツトが“１″であることが識別されると
、今度はアドレスレジスタ２３ではなくアドレスレジス
タ２４にセットされているアドレスＢ２とリード信号が
バス５上に送出され、記憶領域ＢからアドレスＢ２のデ
ータがデータバッファ２５に読込まれる。次にアドレス
レジスタ２３にセットされている記憶領域Ａのアドレス
Ａ２とライト信号がバス５上に送出され、データバッフ
ァ２５のデータが記憶領域ＡのアドレスＡ２に書込まれ
る。
込まれた第２ビツトが“１″であることが識別されると
、今度はアドレスレジスタ２３ではなくアドレスレジス
タ２４にセットされているアドレスＢ２とリード信号が
バス５上に送出され、記憶領域ＢからアドレスＢ２のデ
ータがデータバッファ２５に読込まれる。次にアドレス
レジスタ２３にセットされている記憶領域Ａのアドレス
Ａ２とライト信号がバス５上に送出され、データバッフ
ァ２５のデータが記憶領域ＡのアドレスＡ２に書込まれ
る。
このように、第１のプログラムにおいては、ビット列レ
ジスタ２７からシフトアウトされたビットｂ％が″０＃
であるか″１＃であるかに応じて、交互に繰返えされる
リード状態とライト状態において次のような動作が行な
われる。
ジスタ２７からシフトアウトされたビットｂ％が″０＃
であるか″１＃であるかに応じて、交互に繰返えされる
リード状態とライト状態において次のような動作が行な
われる。
ｂ％が１０”のとき；リード状態でアドレスレジスタ２
３が選択され、ライト状態でアドレスレジスタ２４が選
択される。
３が選択され、ライト状態でアドレスレジスタ２４が選
択される。
ｂ％が１１＃のとき；リード状態でアドレスレジスタ２
４が選択され、ライト状態でアドレスレジスタ２３が選
択される。
４が選択され、ライト状態でアドレスレジスタ２３が選
択される。
（７）
なお選択されたアドレスレジスタ２３ 、２４のいずれ
についてもインクリメントが行なわれ、第３図示のよう
に最小限１語ごとの転送方向の切替えが行なわれる。
についてもインクリメントが行なわれ、第３図示のよう
に最小限１語ごとの転送方向の切替えが行なわれる。
第４図は第３図示の転送を説明するタイミング・チャー
トであり、ＣＬＫはクロック信号、ＢＨ３はビット列レ
ジスタ２７へのシフト信号、ＲＤはリード信号、ＷＴは
ライト信号、ｂｎは転送指定ビット、Ａ１．Ｂ１等はア
ドレス信号である。
トであり、ＣＬＫはクロック信号、ＢＨ３はビット列レ
ジスタ２７へのシフト信号、ＲＤはリード信号、ＷＴは
ライト信号、ｂｎは転送指定ビット、Ａ１．Ｂ１等はア
ドレス信号である。
このように第１の転送モードにおいては、転送指定ビッ
トが″０＃であるか１１”であるかに応じて最小限１語
単位で転送方向の切替えが行なわれる。
トが″０＃であるか１１”であるかに応じて最小限１語
単位で転送方向の切替えが行なわれる。
第５図は、第２の転送モードによって、記憶領域Ａ内の
離散的なアドレスＡ２＊Ａ３．Ａ６・・・のデータを記
憶領域Ｂ内の連続したアドレスＥ１．Ｂ２．ＢＳ・・・
に転送する例を示す概念図であシ、第６図はこの場合の
タイミングチャートを示す。第６図中ｘ印は、ライト信
号ＷＴの送出が禁止されることを意味する。
離散的なアドレスＡ２＊Ａ３．Ａ６・・・のデータを記
憶領域Ｂ内の連続したアドレスＥ１．Ｂ２．ＢＳ・・・
に転送する例を示す概念図であシ、第６図はこの場合の
タイミングチャートを示す。第６図中ｘ印は、ライト信
号ＷＴの送出が禁止されることを意味する。
この転送モードを記述する第２の転送プロゲラ（８）
ムの骨子は次のとおシである。
リード状態において：
ｂ、のｌ１ｌＱｊｌ、＠１＃に拘らずアドレスレジスタ
３を選択しかつこれを１だけインクリメントする。
３を選択しかつこれを１だけインクリメントする。
ライト状態において：
ｂｎが１０＃のとき；アドレスレジスタ２４の選択とイ
ンクリメントを行なわず、かつライト信号ＷＴの送信を
禁止する。
ンクリメントを行なわず、かつライト信号ＷＴの送信を
禁止する。
ｂ％が“１２のとき；アドレスレジスタ２４の選択とイ
ンクリメントを行ない、かつライト信号ＦＴの送出を行
なう。
ンクリメントを行ない、かつライト信号ＦＴの送出を行
なう。
このようにして離散的な記憶領域Ａ２ 、 Ａ３ 、
Ａ６・・・から連続的な記憶領域Ｂ’＋、ｎ２．Ｂｓ・
・・へのＤＭＡ転送が行なわれる。
Ａ６・・・から連続的な記憶領域Ｂ’＋、ｎ２．Ｂｓ・
・・へのＤＭＡ転送が行なわれる。
第７図は、第３の転送モードによって、記憶領域Ａ内の
連続したアドレスＡ１．Ａ２．Ａ５・・・のデータを記
憶領域Ｂ内の離散的なアドレスＢ２ 、 Ｂ３ 、 Ｂ
６・・・に転送する例を示す概念図であシ、第８図はこ
の場合のタイミングチャートを示す。第８図中ｘ印は、
ＲＤ及びＦＴ倍信号送出が禁止されることな意味する。
連続したアドレスＡ１．Ａ２．Ａ５・・・のデータを記
憶領域Ｂ内の離散的なアドレスＢ２ 、 Ｂ３ 、 Ｂ
６・・・に転送する例を示す概念図であシ、第８図はこ
の場合のタイミングチャートを示す。第８図中ｘ印は、
ＲＤ及びＦＴ倍信号送出が禁止されることな意味する。
この転送モードを記述する第６の転送プログラムの骨子
は以下のとおシである。
は以下のとおシである。
リード状態において：
ｂｓが１０”のとき；アドレスレジスタの選択もインク
リメントも行なわず、かつリード信号ＥＤの送出も行な
わない。
リメントも行なわず、かつリード信号ＥＤの送出も行な
わない。
ｂ％が＠１＃のとき；アドレスレジスタ２３の選択とイ
ンクリメントを行ない、かつライト信号ＴＩ’Ｔの送出
を行なう。
ンクリメントを行ない、かつライト信号ＴＩ’Ｔの送出
を行なう。
ライト状態において：
ｂ％が１０＃のとき；アドレスレジスタ２４の選択とイ
ンクリメントを行ない、かつライト信号ＦＴの送出を禁
止する。
ンクリメントを行ない、かつライト信号ＦＴの送出を禁
止する。
ｂｓが１１”のとき；アドレスレジスタ２４の選択とイ
ンクリメントを行ない、かつライト信号ＦＴの送出を行
なう。
ンクリメントを行ない、かつライト信号ＦＴの送出を行
なう。
上述した第１の転送モード（第３図）、第２の転送モー
ド（第５図）又は第３の転送モード（第７図）において
、転送指定ビット列（ｂ％）をオール”１＃にすれは、
従来のＤＭＡ転送方式と全く同様に連続アドレス領域か
ら同じく連続アドレス領域への一方向の転送が行なわれ
る。この場合、ビット列レジスタ２７に１ビツトのｕｌ
”をセットして、これを循環させて読出す構成とすれば
、ｃＰＵ等がらセットすべき転送指定ビット列を低減す
ることができる。一般に、所定回数のライト状態ごとに
ビット列レジスタ２７のシフト制御を行なう構成とする
ことにより、転送指定ビット列の情報を任意語数のデー
タにまで拡張して使用することができる。
ド（第５図）又は第３の転送モード（第７図）において
、転送指定ビット列（ｂ％）をオール”１＃にすれは、
従来のＤＭＡ転送方式と全く同様に連続アドレス領域か
ら同じく連続アドレス領域への一方向の転送が行なわれ
る。この場合、ビット列レジスタ２７に１ビツトのｕｌ
”をセットして、これを循環させて読出す構成とすれば
、ｃＰＵ等がらセットすべき転送指定ビット列を低減す
ることができる。一般に、所定回数のライト状態ごとに
ビット列レジスタ２７のシフト制御を行なう構成とする
ことにより、転送指定ビット列の情報を任意語数のデー
タにまで拡張して使用することができる。
転送指定ビット列（ｂｔｔ）は、第１の転送モードにお
いては転送方向を指定しく第３図）、第２の転送モード
においてはライト動作の許否を指定し、第３の転送モー
ドにおいてはリード及びライト動作の許否を指定した。
いては転送方向を指定しく第３図）、第２の転送モード
においてはライト動作の許否を指定し、第３の転送モー
ドにおいてはリード及びライト動作の許否を指定した。
従ってデータ１語当たり転送方向を指定するビット、ラ
イト動作の許否を指定するビット及びリード動作の許否
を指定するビットから成る３ビツトの転送指定ビットを
使用すれば、μＰ−ＲＯＭ２１に格納すべきプログラム
数を低（１１） 減することができる。一方、１デ一タ語に割当てる転送
指定ビット数が多すぎると、多数のデータを転送する際
にビット列レジスタ２７にセットすべきビット数が過大
になるという欠点がある。従って本発明の好適実施例に
おいては転送指定ビットはデータ１語あたシ１〜６ビツ
ト程度である。
イト動作の許否を指定するビット及びリード動作の許否
を指定するビットから成る３ビツトの転送指定ビットを
使用すれば、μＰ−ＲＯＭ２１に格納すべきプログラム
数を低（１１） 減することができる。一方、１デ一タ語に割当てる転送
指定ビット数が多すぎると、多数のデータを転送する際
にビット列レジスタ２７にセットすべきビット数が過大
になるという欠点がある。従って本発明の好適実施例に
おいては転送指定ビットはデータ１語あたシ１〜６ビツ
ト程度である。
以上詳細に説明したように、本発明は、ＤＭＡ転送装置
にマイクロプログラム方式を採用し、各種の転送プログ
ラムを指定する情報及び１語のデータ対応に転送制御を
指定するビット列を与えることによってこのＩ）ＨＡ転
送装置を起動する構成であるから、不連続のアドレス領
域間の転送や、最小限１語単位の転送方向の切替等柔軟
な転送制御を、簡易なハードウェア構成で実現できると
いう利点がある。
にマイクロプログラム方式を採用し、各種の転送プログ
ラムを指定する情報及び１語のデータ対応に転送制御を
指定するビット列を与えることによってこのＩ）ＨＡ転
送装置を起動する構成であるから、不連続のアドレス領
域間の転送や、最小限１語単位の転送方向の切替等柔軟
な転送制御を、簡易なハードウェア構成で実現できると
いう利点がある。
第１図は従来方式を説明するブロック図、第２図は本発
明の一実施例に使用するＩ）ＨＡ転送装置の構成の一例
を示すブロック図、第３図乃至第８図は本発明の一実施
例の動作を説明する概念図及び（１２） 波形図である。 １．２０・・・ＤＭＡ転送装置、２・・・ｃｐｖ、３・
・・主メモリ、４・・・入出力装置、５・・・バス、２
１ ・・・マイクロプログラムＲｏＭ、 ２２・・・
パイプライン・レジスタ、２３ 、２４・・・アドレス
レジスタ、２５・・・データバッファ、２６・・・モー
ド指定レジスタ、２７・・・ビット列レジスタ。 特許出願人 富士電機製造株式会社（外１名）代理人弁
理士玉 蟲 久 五 部（外６名）第 １ 図 第 ２ 図 ５ 第５図 第６図 ＣＬＫ −−−−−−−−−−−−ＢＲ５−−−
−− ＲＤ ？＋＋ トーー −−Ｈトーー
←−一 ←−−Ｗ Ｔ ｘ Ｘ Ｘ
←−一 −一−Ｉ ＸＸＸ
ｌ＋！ＸＸ ヒーーＡｖＲＡ１Ａ２ＢＩＡ３Ｂ
２Ａ４ Ａ５−（→四第７図 ｆｉ 第８図 ＣＬＫ −−−−−−−−−−−−８Ｒ３−−−
−−−
明の一実施例に使用するＩ）ＨＡ転送装置の構成の一例
を示すブロック図、第３図乃至第８図は本発明の一実施
例の動作を説明する概念図及び（１２） 波形図である。 １．２０・・・ＤＭＡ転送装置、２・・・ｃｐｖ、３・
・・主メモリ、４・・・入出力装置、５・・・バス、２
１ ・・・マイクロプログラムＲｏＭ、 ２２・・・
パイプライン・レジスタ、２３ 、２４・・・アドレス
レジスタ、２５・・・データバッファ、２６・・・モー
ド指定レジスタ、２７・・・ビット列レジスタ。 特許出願人 富士電機製造株式会社（外１名）代理人弁
理士玉 蟲 久 五 部（外６名）第 １ 図 第 ２ 図 ５ 第５図 第６図 ＣＬＫ −−−−−−−−−−−−ＢＲ５−−−
−− ＲＤ ？＋＋ トーー −−Ｈトーー
←−一 ←−−Ｗ Ｔ ｘ Ｘ Ｘ
←−一 −一−Ｉ ＸＸＸ
ｌ＋！ＸＸ ヒーーＡｖＲＡ１Ａ２ＢＩＡ３Ｂ
２Ａ４ Ａ５−（→四第７図 ｆｉ 第８図 ＣＬＫ −−−−−−−−−−−−８Ｒ３−−−
−−−
Claims (1)
- 【特許請求の範囲】 最小限１ビツトの情報によって１語のデータに対する転
送の可否、転送方向その他の転送制御を指定する転送指
定ビット列を格納するレジスタ、前記転送指定ビット列
に基づく異種転送動作を記述する複数の転送プログラム
を格納するマイクロプログラムＲＯＭ及び該転送プログ
ラムを実行するパイプライン・レジスタを備えたＤＭＡ
転送装置を備え、 前記複数の転送プログラム中の１つを選択する情報及び
前記転送指定ビット列の転送によシ前記ＤＭＡ転送装置
を起動することを特徴とするＤＭＡ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161934A JPS5952334A (ja) | 1982-09-17 | 1982-09-17 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161934A JPS5952334A (ja) | 1982-09-17 | 1982-09-17 | Ｄｍａ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952334A true JPS5952334A (ja) | 1984-03-26 |
| JPS6226055B2 JPS6226055B2 (ja) | 1987-06-06 |
Family
ID=15744809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57161934A Granted JPS5952334A (ja) | 1982-09-17 | 1982-09-17 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952334A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202254A (ja) * | 1986-02-07 | 1987-09-05 | Fujitsu Ltd | 論理装置に対する連続デ−タ転送方式 |
| JPS62217766A (ja) * | 1986-03-19 | 1987-09-25 | Canon Inc | メモリ制御回路 |
| JPS63276154A (ja) * | 1987-05-07 | 1988-11-14 | Fujitsu Ltd | Ｄｍａ転送制御装置 |
| JPS63279351A (ja) * | 1987-05-12 | 1988-11-16 | Fujitsu Ltd | Ｄｍａ転送制御装置 |
| JPH03232018A (ja) * | 1990-02-08 | 1991-10-16 | Fujitsu Ltd | アドレス発生装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS49111562A (ja) * | 1973-02-22 | 1974-10-24 |
-
1982
- 1982-09-17 JP JP57161934A patent/JPS5952334A/ja active Granted
Patent Citations (1)
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| JPS49111562A (ja) * | 1973-02-22 | 1974-10-24 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0568730B2 (ja) * | 1987-05-07 | 1993-09-29 | Fujitsu Ltd | |
| JPS63279351A (ja) * | 1987-05-12 | 1988-11-16 | Fujitsu Ltd | Ｄｍａ転送制御装置 |
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| JPH03232018A (ja) * | 1990-02-08 | 1991-10-16 | Fujitsu Ltd | アドレス発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6226055B2 (ja) | 1987-06-06 |
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