JPH0568731B2 - - Google Patents
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- JPH0568731B2 JPH0568731B2 JP62113604A JP11360487A JPH0568731B2 JP H0568731 B2 JPH0568731 B2 JP H0568731B2 JP 62113604 A JP62113604 A JP 62113604A JP 11360487 A JP11360487 A JP 11360487A JP H0568731 B2 JPH0568731 B2 JP H0568731B2
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- 238000012545 processing Methods 0.000 claims description 46
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- 230000004044 response Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 19
- 238000000034 method Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 230000015654 memory Effects 0.000 description 10
- 101001039157 Homo sapiens Leucine-rich repeat-containing protein 25 Proteins 0.000 description 7
- 102100040695 Leucine-rich repeat-containing protein 25 Human genes 0.000 description 7
- 102100026918 Phospholipase A2 Human genes 0.000 description 5
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔概要〕
データ転送プログラムアドレスを格納するチヤ
ネル毎のマイクロアドレスレジスタと、オペレー
シヨンプログラムアドレスを格納するオペレーシ
ヨン用マイクロアドレスレジスタとを有し、デー
タ転送プログラム処理以外のプログラム処理が行
われるときは、該オペレーシヨン用マイクロアド
レスレジスタに格納されたオペレーシヨンプログ
ラムアドレスが読出されてマイクロROMに格納
されたマイクロプログラムの読出しが制御され、
更に該オペレーシヨン用マイクロアドレスレジス
タの動作中（例えばスタート処理中）において、
該チヤネル毎のデータ転送処理用の各マイクロア
ドレスレジスタ、該マイクロROMからの書き込
み命令に応じて、予めデータ転送処理用のマイク
ロアドレスが書き込まれるようにしたDMA転送
制御装置であつて、該スタート処理終了後にデー
タ転送プログラム処理要求を受け付けたとき、該
データ転送処理用のマイクロアドレスレジスタに
予め書き込まれているマイクロアドレスにもとづ
いて、デツドサイクルなしで高速にデータ転送プ
ログラム処理を開始することができる。
ネル毎のマイクロアドレスレジスタと、オペレー
シヨンプログラムアドレスを格納するオペレーシ
ヨン用マイクロアドレスレジスタとを有し、デー
タ転送プログラム処理以外のプログラム処理が行
われるときは、該オペレーシヨン用マイクロアド
レスレジスタに格納されたオペレーシヨンプログ
ラムアドレスが読出されてマイクロROMに格納
されたマイクロプログラムの読出しが制御され、
更に該オペレーシヨン用マイクロアドレスレジス
タの動作中（例えばスタート処理中）において、
該チヤネル毎のデータ転送処理用の各マイクロア
ドレスレジスタ、該マイクロROMからの書き込
み命令に応じて、予めデータ転送処理用のマイク
ロアドレスが書き込まれるようにしたDMA転送
制御装置であつて、該スタート処理終了後にデー
タ転送プログラム処理要求を受け付けたとき、該
データ転送処理用のマイクロアドレスレジスタに
予め書き込まれているマイクロアドレスにもとづ
いて、デツドサイクルなしで高速にデータ転送プ
ログラム処理を開始することができる。
本発明はDMA（ダイレクトメモリアクセス）
転送制御装置に関し、特にCPUを介さないでデ
ータ転送を制御するDMAコントローラによつて
データ転送を制御するためのDMA転送制御装置
に関する。
転送制御装置に関し、特にCPUを介さないでデ
ータ転送を制御するDMAコントローラによつて
データ転送を制御するためのDMA転送制御装置
に関する。
第９図は、DMA転送の概念を説明する図であ
つて、CPU、Ｉ／Ｏ装置（例えばIO1）、メモリ
（例えばM1、M2）、DMAコントローラ
（DMAC）などが、アドレスバス、データバス、
および制御信号用のバス（例えばリード／ライト
信号用のバス）を介して相互に接続され、マイク
ロコンピユータシステムが構成される。そして
DMA転送が行われる際には、上記DMAコント
ローラが、CPUに代つて上記各バスを占有し、
CPUが該DMAコントローラの内部レジスタに対
して予め書き込んだコマンドおよび転送アドレス
などの転送情報に応じて、上記メモリ間（例えば
M1、M2間）あるいは上記メモリとＩ／Ｏ装置間
（例えばIO1からM1、あるいはM1からIO1）のデ
ータ転送を制御する。そのために該DMAコント
ローラは該CPUに対しホールド要求信号HOLD
を送出し、これによつて該CPUの動作が一時的
に中断され該CPUがバスを明け渡すとともに、
該CPUから該DMAコントローラにホールド許可
信号HOLD ACKが返送され、マイクロプログラ
ムの実行が開始される。なお上記ホールド要求信
号送出前にCPUから予め該DMAコントローラの
内部レジスタに対して、所定のコマンドおよび転
送アドレスが登録されており、次いで該CPUか
らのスタート指示にもとづいて該ホールド要求信
号が送出される。すなわち、例えばメモリ間のデ
ータ転送であれば、転送元（ソース）および転送
先（デステイネーシヨン）のアドレスおよび転送
データの量（バイト情報）などが登録され、該
DMAコントローラを介して該転送データの量が
０になるまで上記データ転送がつづけられる。ま
たＩ／Ｏ装置とメモリ間のデータ転送であれば、
例えば所定のＩ／Ｏ装置から該DMAコントロー
ラに対し転送要求信号REQが送出され、該DMA
コントローラから該転送要求の許可信号REQ
ACKを返送するとともに転送先のアドレスが指
定され、該Ｉ／Ｏ装置から所定のメモリへのデー
タ転送が行われる。
つて、CPU、Ｉ／Ｏ装置（例えばIO1）、メモリ
（例えばM1、M2）、DMAコントローラ
（DMAC）などが、アドレスバス、データバス、
および制御信号用のバス（例えばリード／ライト
信号用のバス）を介して相互に接続され、マイク
ロコンピユータシステムが構成される。そして
DMA転送が行われる際には、上記DMAコント
ローラが、CPUに代つて上記各バスを占有し、
CPUが該DMAコントローラの内部レジスタに対
して予め書き込んだコマンドおよび転送アドレス
などの転送情報に応じて、上記メモリ間（例えば
M1、M2間）あるいは上記メモリとＩ／Ｏ装置間
（例えばIO1からM1、あるいはM1からIO1）のデ
ータ転送を制御する。そのために該DMAコント
ローラは該CPUに対しホールド要求信号HOLD
を送出し、これによつて該CPUの動作が一時的
に中断され該CPUがバスを明け渡すとともに、
該CPUから該DMAコントローラにホールド許可
信号HOLD ACKが返送され、マイクロプログラ
ムの実行が開始される。なお上記ホールド要求信
号送出前にCPUから予め該DMAコントローラの
内部レジスタに対して、所定のコマンドおよび転
送アドレスが登録されており、次いで該CPUか
らのスタート指示にもとづいて該ホールド要求信
号が送出される。すなわち、例えばメモリ間のデ
ータ転送であれば、転送元（ソース）および転送
先（デステイネーシヨン）のアドレスおよび転送
データの量（バイト情報）などが登録され、該
DMAコントローラを介して該転送データの量が
０になるまで上記データ転送がつづけられる。ま
たＩ／Ｏ装置とメモリ間のデータ転送であれば、
例えば所定のＩ／Ｏ装置から該DMAコントロー
ラに対し転送要求信号REQが送出され、該DMA
コントローラから該転送要求の許可信号REQ
ACKを返送するとともに転送先のアドレスが指
定され、該Ｉ／Ｏ装置から所定のメモリへのデー
タ転送が行われる。
第１０図は、かかるDMAコントローラ
（DMAC）の内部構成を示す概略図であつて、リ
クエストハンドラーＲ、データハンドラーＤ、お
よびマイクロユニツトＭなどによつて構成されて
いる。リクエストハンドラーＲは、例えばＩ／Ｏ
装置からの転送プログラム処理要求信号REQ（あ
るいはメモリ間のデータ転送が行われる際に
CPUからのスタート指示にもとづいて自動的に
発生するオートリクエスト信号）を受付けた際
に、該データハンドラーＤあるいはマイクロユニ
ツトＭに対し所定のデータ転送プログラム処理要
求信号（転送リクエスト）を送出する。マイクロ
ユニツトＭは、該転送プログラム処理要求信号
（転送リクエスト）にもとづいで、該データハン
ドラーＤに、所定のデータ転送を行うための制御
信号を送出する。これにより該データハンドラー
Ｄおよびデータバス、アドレスバスなどを介して
所定のデータ転送（例えばメモリM1の所定番地
から順次所定バイトのデータを読出してメモリ
M2の所定番地より順次書込む）が行われる。
（DMAC）の内部構成を示す概略図であつて、リ
クエストハンドラーＲ、データハンドラーＤ、お
よびマイクロユニツトＭなどによつて構成されて
いる。リクエストハンドラーＲは、例えばＩ／Ｏ
装置からの転送プログラム処理要求信号REQ（あ
るいはメモリ間のデータ転送が行われる際に
CPUからのスタート指示にもとづいて自動的に
発生するオートリクエスト信号）を受付けた際
に、該データハンドラーＤあるいはマイクロユニ
ツトＭに対し所定のデータ転送プログラム処理要
求信号（転送リクエスト）を送出する。マイクロ
ユニツトＭは、該転送プログラム処理要求信号
（転送リクエスト）にもとづいで、該データハン
ドラーＤに、所定のデータ転送を行うための制御
信号を送出する。これにより該データハンドラー
Ｄおよびデータバス、アドレスバスなどを介して
所定のデータ転送（例えばメモリM1の所定番地
から順次所定バイトのデータを読出してメモリ
M2の所定番地より順次書込む）が行われる。
本発明のDMA転送制御装置は、かかるDMA
コントローラを介してのデータ転送を制御する制
御ユニツトとして機能する上記マイクロユニツト
Ｍの一部を改良したものであつて、第７図は、本
発明の特長を明らかにするために、従来技術の範
囲で想定しうる該マイクロユニツトＭの対応部分
の構成を例示したものである。
コントローラを介してのデータ転送を制御する制
御ユニツトとして機能する上記マイクロユニツト
Ｍの一部を改良したものであつて、第７図は、本
発明の特長を明らかにするために、従来技術の範
囲で想定しうる該マイクロユニツトＭの対応部分
の構成を例示したものである。
すなわち第７図において、Ｒはリクエストハン
ドラーを示し、他の構成部分（すなわちアドレス
レジスタコントロール部１、マツピングPLA２、
セレクト条件PLA３、チヤネル０乃至チヤネル
３に対するマイクロアドレスレジスタ４０乃至４
３、セレクタ５、インクリメント素子６、マイク
ロROM７、レジスタ８）は上記マイクロユニツ
トＭの一部を構成する。すなわち上記第７図に示
されるものは、４チヤネル分のDMA転送制御装
置を示しており、例えば４組のＩ／Ｏ装置からそ
れぞれ該リクエストハンドラーＲに転送要求信号
REG０乃至REQ３が入力される。そしてこれら
の転送要求信号の入力に応じて、該リクエストハ
ンドラーＲから該マイクロアドレスレジスタに対
し所定のチヤネル指定信号CHが入力されるとと
もに、該アドレスレジスタコントロール部１に転
送プログラム処理要求信号TREQが入力され、
該アドレスレジスタコントロール部１から該指定
されたチヤネルのマイクロアドレスレジスタ
（（例えば４０）に対し、読出しあるいは書込み信
号Ｒ／Ｗが供給される。上記各チヤネル毎のマイ
クロアドレスレジスタ４０乃至４３には当該チヤ
ネルについてのデータ転送の制御を行うためのア
ドレス情報が保持されており、該保持されている
アドレス情報が読出されると、該読出されたアド
レス情報がセレクタ５を通してマイクロROM７
に入力されるとともに、インクリメント素子６に
よつて該アドレス情報の内容がインクリメントさ
れて再び当該チヤネルのマイクロアドレスレジス
タ（例えば４０）に書込まれる。これにより該マ
イクロROM７から、対応するアドレスに格納さ
れているマイクロ命令が読出され、次いでレジス
タ８にとり込まれて当該チヤネルについてのデー
タ転送を行うための制御信号が、該レジスタ８か
ら例えば上記データハンドラーＤなどに出力され
る。
ドラーを示し、他の構成部分（すなわちアドレス
レジスタコントロール部１、マツピングPLA２、
セレクト条件PLA３、チヤネル０乃至チヤネル
３に対するマイクロアドレスレジスタ４０乃至４
３、セレクタ５、インクリメント素子６、マイク
ロROM７、レジスタ８）は上記マイクロユニツ
トＭの一部を構成する。すなわち上記第７図に示
されるものは、４チヤネル分のDMA転送制御装
置を示しており、例えば４組のＩ／Ｏ装置からそ
れぞれ該リクエストハンドラーＲに転送要求信号
REG０乃至REQ３が入力される。そしてこれら
の転送要求信号の入力に応じて、該リクエストハ
ンドラーＲから該マイクロアドレスレジスタに対
し所定のチヤネル指定信号CHが入力されるとと
もに、該アドレスレジスタコントロール部１に転
送プログラム処理要求信号TREQが入力され、
該アドレスレジスタコントロール部１から該指定
されたチヤネルのマイクロアドレスレジスタ
（（例えば４０）に対し、読出しあるいは書込み信
号Ｒ／Ｗが供給される。上記各チヤネル毎のマイ
クロアドレスレジスタ４０乃至４３には当該チヤ
ネルについてのデータ転送の制御を行うためのア
ドレス情報が保持されており、該保持されている
アドレス情報が読出されると、該読出されたアド
レス情報がセレクタ５を通してマイクロROM７
に入力されるとともに、インクリメント素子６に
よつて該アドレス情報の内容がインクリメントさ
れて再び当該チヤネルのマイクロアドレスレジス
タ（例えば４０）に書込まれる。これにより該マ
イクロROM７から、対応するアドレスに格納さ
れているマイクロ命令が読出され、次いでレジス
タ８にとり込まれて当該チヤネルについてのデー
タ転送を行うための制御信号が、該レジスタ８か
ら例えば上記データハンドラーＤなどに出力され
る。
また該セレクタ５には、上記マイクロアドレス
レジスタ４０乃至４３から読み出されたアドレス
情報のほかに、例えばマツピングPLA２から読
み出されたアドレス情報なども入力され、セレク
ト条件PLA３から供給されるセレクト信号に応
じて、所定のアドレス情報のみが該セレクタ５を
通してマイクロROM７に選択的に入力される。
ここでマツピングPLAは、起動アドレス、ジヤ
ンプのためのアドレスなど、該マツピングPLA
に入力される条件に応じて該マイクロROMがそ
こから動作しなければならないアドレスを指定す
るための、所謂マイクロROMに対するジヤンプ
テーブルとして機能するものである。
レジスタ４０乃至４３から読み出されたアドレス
情報のほかに、例えばマツピングPLA２から読
み出されたアドレス情報なども入力され、セレク
ト条件PLA３から供給されるセレクト信号に応
じて、所定のアドレス情報のみが該セレクタ５を
通してマイクロROM７に選択的に入力される。
ここでマツピングPLAは、起動アドレス、ジヤ
ンプのためのアドレスなど、該マツピングPLA
に入力される条件に応じて該マイクロROMがそ
こから動作しなければならないアドレスを指定す
るための、所謂マイクロROMに対するジヤンプ
テーブルとして機能するものである。
第８図は、上記第７図に示される装置によつて
マイクロプログラムの起動処理を行う場合の起動
シーケンスを示すタイミング図であつて、先ずリ
クエストハンドラーＲからデータ転送プログラム
処理要求信号TREQが出力され、該要求信号
TREQにもとづいて、先ずマツピングPLA２か
ら所定のマイクロアドレスが読み出され、次いで
該読出されたマイクロアドレスにもとづいてマイ
クロROMのデータ（マイクロ命令）が読み出さ
れ、該読み出されたマイクロROMの出力データ
にもとづいて上記データハンドラーＤを介して所
定のデータ転送処理が開始される。なお、該マイ
クロROM７はクロツクφ１がハイレベルでプリ
チヤージされ、クロツクφ１がロウレベルでデイ
スチヤージされる。また、該マツピングPLA２
およびセレクト条件PLA３はクロツクφ２がハ
イレベルでプリチヤージされ、クロツクφ２がロ
ウレベルでデイスチヤージされる。
マイクロプログラムの起動処理を行う場合の起動
シーケンスを示すタイミング図であつて、先ずリ
クエストハンドラーＲからデータ転送プログラム
処理要求信号TREQが出力され、該要求信号
TREQにもとづいて、先ずマツピングPLA２か
ら所定のマイクロアドレスが読み出され、次いで
該読出されたマイクロアドレスにもとづいてマイ
クロROMのデータ（マイクロ命令）が読み出さ
れ、該読み出されたマイクロROMの出力データ
にもとづいて上記データハンドラーＤを介して所
定のデータ転送処理が開始される。なお、該マイ
クロROM７はクロツクφ１がハイレベルでプリ
チヤージされ、クロツクφ１がロウレベルでデイ
スチヤージされる。また、該マツピングPLA２
およびセレクト条件PLA３はクロツクφ２がハ
イレベルでプリチヤージされ、クロツクφ２がロ
ウレベルでデイスチヤージされる。
このように上記第７図に示される装置において
は、マツピングPLA２から読み出されたアドレ
ス情報を直接セレクタ５を介してマイクロROM
７に入力させているため、第８図のタイミング図
に示されるように、上記転送プログラム処理要求
信号TREQがマツピングPLA２に入力されてか
ら、上記転送処理が開始されるまでにほぼ２サイ
クル（２クロツク分）を要し、したがつてチヤネ
ル遷移時に約１サイクル分のデツドサイクルが入
ることになる。このことは上記データ転送プログ
ラム処理要求信号TREQが入力されたときのみ
でなく、オペレーシヨン処理（例えば実際のデー
タ転送処理が行われる前に実行されるスタート処
理など、データ転送プログラム処理以外のプログ
ラム処理）要求信号OREQがリクエストハンドラ
ーＲからマツピングPLA２に入力されてから、
所定のオペレーシヨン処理（例えばスタート処
理）が開始される場合にもほぼ２サイクルを要
し、転送処理速度の低下をもたらすこととなる。
は、マツピングPLA２から読み出されたアドレ
ス情報を直接セレクタ５を介してマイクロROM
７に入力させているため、第８図のタイミング図
に示されるように、上記転送プログラム処理要求
信号TREQがマツピングPLA２に入力されてか
ら、上記転送処理が開始されるまでにほぼ２サイ
クル（２クロツク分）を要し、したがつてチヤネ
ル遷移時に約１サイクル分のデツドサイクルが入
ることになる。このことは上記データ転送プログ
ラム処理要求信号TREQが入力されたときのみ
でなく、オペレーシヨン処理（例えば実際のデー
タ転送処理が行われる前に実行されるスタート処
理など、データ転送プログラム処理以外のプログ
ラム処理）要求信号OREQがリクエストハンドラ
ーＲからマツピングPLA２に入力されてから、
所定のオペレーシヨン処理（例えばスタート処
理）が開始される場合にもほぼ２サイクルを要
し、転送処理速度の低下をもたらすこととなる。
本発明はかかる問題点を解決するためになされ
たもので、データ転送プログラム処理の要求を受
けつける前に（例えばスタート処理中に）予め、
上記マツピングPLAよりデータ転送プログラム
処理用のマイクロアドレスを読み出し、該転送処
理用のマイクロアドレスレジスタに書き込んでお
くことにより、該転送処理要求受付け時に、該マ
イクロアドレスレジスタに書き込まれているマイ
クロアドレスにもとづいて直ちにマイクロROM
を動作させ、高速度で（デツドサイクルなしで）
データ転送処理を開始させるようにしたものであ
る。
たもので、データ転送プログラム処理の要求を受
けつける前に（例えばスタート処理中に）予め、
上記マツピングPLAよりデータ転送プログラム
処理用のマイクロアドレスを読み出し、該転送処
理用のマイクロアドレスレジスタに書き込んでお
くことにより、該転送処理要求受付け時に、該マ
イクロアドレスレジスタに書き込まれているマイ
クロアドレスにもとづいて直ちにマイクロROM
を動作させ、高速度で（デツドサイクルなしで）
データ転送処理を開始させるようにしたものであ
る。
上記問題点を解決するために本発明において
は、データ転送プログラム処理用のマイクロアド
レスを格納するチヤネル毎のマイクロアドレスレ
ジスタと、オペレーシヨンプログラムアドレスを
格納するオペレーシヨン用マイクロアドレスレジ
スタと、該各アドレスレジスタから読み出された
アドレス情報に基づいて対応するアドレスに格納
されているマイクロプログラムが読み出されるマ
イクロROMと、該マイクロROMからの読み出
し命令に応じて該データ転送プログラム処理用の
マイクロアドレスが読み出されるマツピング
PLAとを有し、該データ転送プログラム処理以
外のプログラム処理が行われる時は、該オペレー
シヨン用マイクロアドレスレジスタに格納されて
いるオペレーシヨンプログラムアドレスが読み出
されて該マイクロROMに格納されている該マイ
クロプログラムの読み出しが制御され、更に該オ
ペレーシヨン用マイクロアドレスレジスタのマイ
クロアドレスに基づく処理を実行している最中
に、該マイクロROMからの書き込み命令に応じ
て、該データ転送プログラム処理用のマイクロア
ドレスが、該マツピングPLAから該チヤネル毎
のデータ転送プログラム処理用の各マイクロアド
レスレジスタに予め書き込まれることを特徴とす
るDMA転送制御装置が提供される。
は、データ転送プログラム処理用のマイクロアド
レスを格納するチヤネル毎のマイクロアドレスレ
ジスタと、オペレーシヨンプログラムアドレスを
格納するオペレーシヨン用マイクロアドレスレジ
スタと、該各アドレスレジスタから読み出された
アドレス情報に基づいて対応するアドレスに格納
されているマイクロプログラムが読み出されるマ
イクロROMと、該マイクロROMからの読み出
し命令に応じて該データ転送プログラム処理用の
マイクロアドレスが読み出されるマツピング
PLAとを有し、該データ転送プログラム処理以
外のプログラム処理が行われる時は、該オペレー
シヨン用マイクロアドレスレジスタに格納されて
いるオペレーシヨンプログラムアドレスが読み出
されて該マイクロROMに格納されている該マイ
クロプログラムの読み出しが制御され、更に該オ
ペレーシヨン用マイクロアドレスレジスタのマイ
クロアドレスに基づく処理を実行している最中
に、該マイクロROMからの書き込み命令に応じ
て、該データ転送プログラム処理用のマイクロア
ドレスが、該マツピングPLAから該チヤネル毎
のデータ転送プログラム処理用の各マイクロアド
レスレジスタに予め書き込まれることを特徴とす
るDMA転送制御装置が提供される。
上記構成によれば、該オペレーシヨン用のマイ
クロアドレスレジスタの動作中（例えばスタート
処理中）において、該データ転送処理用のマイク
ロアドレスを、所定のマイクロアドレスレジスタ
に書き込んでおくことにより、データ転送プログ
ラム処理要求受け付け時に、マツピングPLAか
らのマイクロアドレスの読出しを必要とせず、予
め該マイクロアドレスレジスタに書き込まれてい
るマイクロアドレスにもとづいて、直ちにマイク
ロROMを動作させ、高速度で（デツトサイクル
なしで）データ転送処理を開始することができ
る。
クロアドレスレジスタの動作中（例えばスタート
処理中）において、該データ転送処理用のマイク
ロアドレスを、所定のマイクロアドレスレジスタ
に書き込んでおくことにより、データ転送プログ
ラム処理要求受け付け時に、マツピングPLAか
らのマイクロアドレスの読出しを必要とせず、予
め該マイクロアドレスレジスタに書き込まれてい
るマイクロアドレスにもとづいて、直ちにマイク
ロROMを動作させ、高速度で（デツトサイクル
なしで）データ転送処理を開始することができ
る。
第１図は、本発明の１実施例としてのDMA転
送制御装置を示すもので、上記第７図に示される
装置の大きな相違点は、マイクロアドレスレジス
タとしてオペレーシヨン専用のプログラム処理
（例えばスタート処理あるいはバスエラー処理な
ど、データ転送プログラム処理以外のプログラム
処理）を行うためのオペレーシヨン用マイクロア
ドレスレジスタ４５を追加し、該オペレーシヨン
用マイクロアドレスレジスタ４５の動作中（例え
ばスタート処理中）に、マツピングPLA２から
読出された転送処理用のマイクロアドレレス
MAPAが、各チヤネル毎の該転送処理用のマイ
クロアドレストレジスタ４０乃至４３に書き込ま
れるようにした点である。なお第１図中、
MAPWは、マイクロROM７からレジスタ８を
経て所定のマイクロアドレスレジスタ、４０乃至
４３に供給される書き込み命令であつて、これに
よりマツピングPLAから読出された転送処理用
のマイクロアドレスMAPAが、オペレーシヨン
用のマイクロアドレスレジスタ４５の動作中にお
いて、該転送処理用のマイクロアドレスレジスタ
４０乃至４３に書き込まれる。更に該マイクロ
ROM７からレジスタ８を経て該マツピングPLA
に対し、上記マイクロアドレスMAPAの読出し
命令CODEが供給される。
送制御装置を示すもので、上記第７図に示される
装置の大きな相違点は、マイクロアドレスレジス
タとしてオペレーシヨン専用のプログラム処理
（例えばスタート処理あるいはバスエラー処理な
ど、データ転送プログラム処理以外のプログラム
処理）を行うためのオペレーシヨン用マイクロア
ドレスレジスタ４５を追加し、該オペレーシヨン
用マイクロアドレスレジスタ４５の動作中（例え
ばスタート処理中）に、マツピングPLA２から
読出された転送処理用のマイクロアドレレス
MAPAが、各チヤネル毎の該転送処理用のマイ
クロアドレストレジスタ４０乃至４３に書き込ま
れるようにした点である。なお第１図中、
MAPWは、マイクロROM７からレジスタ８を
経て所定のマイクロアドレスレジスタ、４０乃至
４３に供給される書き込み命令であつて、これに
よりマツピングPLAから読出された転送処理用
のマイクロアドレスMAPAが、オペレーシヨン
用のマイクロアドレスレジスタ４５の動作中にお
いて、該転送処理用のマイクロアドレスレジスタ
４０乃至４３に書き込まれる。更に該マイクロ
ROM７からレジスタ８を経て該マツピングPLA
に対し、上記マイクロアドレスMAPAの読出し
命令CODEが供給される。
なお、第１図に示される装置において、通常の
データ転送プログラム処理が実行されているとき
は、リクエストハンドラーＲからアドレスレジス
タコントロール部１に入力されるチヤネル指定信
号CHおよび転送プログラム処理要求信号TREQ
に応じて、該アドレスレジスタコントロール部１
から、所定のチヤネルに対応するマイクロアドレ
スレジスタ４０乃至４３に対して、読出し信号
μARR０乃至μARR３および書込み信号μARW０
乃至μARW３が供給される。また該アドレスレ
ジスタコントロール部１に対し、バスエラー信号
BERR等の例外事象発生信号が入力されたときに
は、該アドレスレジスタコントロール部１より出
力される信号OPRおよびOPWにより、該オペレ
ーシヨン用マイクロアドレスレジスタ４５の読出
しあるいは書込みが制御される。すなわちこれら
の信号OPR，OPWは、データ転送プログラム処
理が実行されている間は生成されず、バスエラー
処理等のオペレーシヨンプログラム処理が実行さ
れるときに出力される。
データ転送プログラム処理が実行されているとき
は、リクエストハンドラーＲからアドレスレジス
タコントロール部１に入力されるチヤネル指定信
号CHおよび転送プログラム処理要求信号TREQ
に応じて、該アドレスレジスタコントロール部１
から、所定のチヤネルに対応するマイクロアドレ
スレジスタ４０乃至４３に対して、読出し信号
μARR０乃至μARR３および書込み信号μARW０
乃至μARW３が供給される。また該アドレスレ
ジスタコントロール部１に対し、バスエラー信号
BERR等の例外事象発生信号が入力されたときに
は、該アドレスレジスタコントロール部１より出
力される信号OPRおよびOPWにより、該オペレ
ーシヨン用マイクロアドレスレジスタ４５の読出
しあるいは書込みが制御される。すなわちこれら
の信号OPR，OPWは、データ転送プログラム処
理が実行されている間は生成されず、バスエラー
処理等のオペレーシヨンプログラム処理が実行さ
れるときに出力される。
第２図は、上記第１図に示されるマイクロアド
レスレジスタの内部構成を例示する回路図であつ
て、上記各チヤネル毎の転送処理用のマイクロア
ドレスレジスタ４０乃至４３は、それぞれアンド
ゲート４０１乃至４３１、該各アドンドゲート４
０１乃至４３１からそれぞれ上記アドレスレジス
タコントロール部１からの書込み信号が供給され
るトランジスタ４０２乃至４３２、ラツチ回路４
０３乃至４３３、該ラツチ回路に保持されたアド
レス情報を読出す信号が供給されるトランジスタ
４０４乃至４３４、および共通のアンドゲート４
６１から上記マイクロROMからの書込み信号
MAPWが供給されるトランジスタ４０５乃至４
３５により構成される。一方、上記オペレーシヨ
ン用のマイクロアドレスレジスタ４５は、アンド
ゲート４５１、該アンドゲート４５１から上記ア
ドレスレジスタコントロール部１からの書込み信
号が供給されるトランジスタ４５２、ラツチ回路
４５３、インバータ４５６を介して該ラツチ回路
に保持されたアドレス情報を読出す信号が供給さ
れるトランジスタ４５４により構成される。
レスレジスタの内部構成を例示する回路図であつ
て、上記各チヤネル毎の転送処理用のマイクロア
ドレスレジスタ４０乃至４３は、それぞれアンド
ゲート４０１乃至４３１、該各アドンドゲート４
０１乃至４３１からそれぞれ上記アドレスレジス
タコントロール部１からの書込み信号が供給され
るトランジスタ４０２乃至４３２、ラツチ回路４
０３乃至４３３、該ラツチ回路に保持されたアド
レス情報を読出す信号が供給されるトランジスタ
４０４乃至４３４、および共通のアンドゲート４
６１から上記マイクロROMからの書込み信号
MAPWが供給されるトランジスタ４０５乃至４
３５により構成される。一方、上記オペレーシヨ
ン用のマイクロアドレスレジスタ４５は、アンド
ゲート４５１、該アンドゲート４５１から上記ア
ドレスレジスタコントロール部１からの書込み信
号が供給されるトランジスタ４５２、ラツチ回路
４５３、インバータ４５６を介して該ラツチ回路
に保持されたアドレス情報を読出す信号が供給さ
れるトランジスタ４５４により構成される。
したがつて上記クロツク信号φ１がハイレベル
の時点で例えばチヤネル０に対応するデータ転送
用のマイクロアドレスレジスタ４０に対する書込
み信号μARW０がハイレベルになるとアンドゲ
ート４０１を介してトランジスタ４０２をオンと
し、インクリメント素子６側から所定のアドレス
情報がラツチ回路４０３に保持される。一方、該
マイクロアドレスレジスタ４０に対する読出し信
号μARR０がハイレベルになるとトランジスタ４
０４がオンとなり、該ラツチ回路４０３に保持さ
れているアドレス情報が読出される。
の時点で例えばチヤネル０に対応するデータ転送
用のマイクロアドレスレジスタ４０に対する書込
み信号μARW０がハイレベルになるとアンドゲ
ート４０１を介してトランジスタ４０２をオンと
し、インクリメント素子６側から所定のアドレス
情報がラツチ回路４０３に保持される。一方、該
マイクロアドレスレジスタ４０に対する読出し信
号μARR０がハイレベルになるとトランジスタ４
０４がオンとなり、該ラツチ回路４０３に保持さ
れているアドレス情報が読出される。
同様にして上記クロツク信号φ１がハイレベル
の時点でオペレーシヨン用のマイクロアドレスレ
ジスタ４５に対する書込み信号OPWがハイレベ
ルになると（上述したようにアドレスレジスタコ
ントロール部１に対し、バスエラー信号BERR等
の例外事象発生信号が入力されたときあるいはス
タート処理時などにハイレベルとなる）、アンド
ゲート４５１を介してトランジスタ４５２をオン
とし、インクリメント素子６側から所定のアドレ
ス情報がラツチ回路４５３に保持され、一方、該
マイクロアドレスレジスタ４５に対して読出し信
号がハイレベルになると、（第２図の場合、ロウ
レベルの転送イネーブル信号TENがインバータ
４５６で反転されてハイレベルとされる）、トラ
ンジスタ４５４がオンとなり、該ラツチ回路４５
３に保持されているアドレス情報が読出される。
の時点でオペレーシヨン用のマイクロアドレスレ
ジスタ４５に対する書込み信号OPWがハイレベ
ルになると（上述したようにアドレスレジスタコ
ントロール部１に対し、バスエラー信号BERR等
の例外事象発生信号が入力されたときあるいはス
タート処理時などにハイレベルとなる）、アンド
ゲート４５１を介してトランジスタ４５２をオン
とし、インクリメント素子６側から所定のアドレ
ス情報がラツチ回路４５３に保持され、一方、該
マイクロアドレスレジスタ４５に対して読出し信
号がハイレベルになると、（第２図の場合、ロウ
レベルの転送イネーブル信号TENがインバータ
４５６で反転されてハイレベルとされる）、トラ
ンジスタ４５４がオンとなり、該ラツチ回路４５
３に保持されているアドレス情報が読出される。
更に本発明においては、該オペレーシヨン用の
マイクロアドレスレジスタ４５の動作中（例えば
スタート処理中）において、該転送処理用のマイ
クロアドレスレジスタ４０乃至４３にマツピング
PLAか読出された転送処理用のマイクロアドレ
スMAPAを書き込むために、クロツク信号φ２
がハイレベルの時点で、該マイクロROW７から
レジスタ８を経て各転送処理用のマイクロアドレ
スジスタ４０乃至４３に供給される書込み信号
MAPWがハイレベルになると、アンドゲータ４
６１を介して各転送処理用のマイクロアドレスレ
ジスタ４０乃至４３に設けられた各トランジスタ
４０５乃至４３５をオンとし、該マツピング
PLA２から読出されたマイクロアドレスMAPA
が上記各トランジスタ４０５乃至４３５を介して
各ラツチ回路４０３乃至４３３に書込まれる。こ
のように転送処理用の各マイクロアドレスレジス
タ４０乃至４３には、上記インクリメント素子６
からの書込みルートのほかに、上記マツピング
PLAからの書込みルートが設けられる。
マイクロアドレスレジスタ４５の動作中（例えば
スタート処理中）において、該転送処理用のマイ
クロアドレスレジスタ４０乃至４３にマツピング
PLAか読出された転送処理用のマイクロアドレ
スMAPAを書き込むために、クロツク信号φ２
がハイレベルの時点で、該マイクロROW７から
レジスタ８を経て各転送処理用のマイクロアドレ
スジスタ４０乃至４３に供給される書込み信号
MAPWがハイレベルになると、アンドゲータ４
６１を介して各転送処理用のマイクロアドレスレ
ジスタ４０乃至４３に設けられた各トランジスタ
４０５乃至４３５をオンとし、該マツピング
PLA２から読出されたマイクロアドレスMAPA
が上記各トランジスタ４０５乃至４３５を介して
各ラツチ回路４０３乃至４３３に書込まれる。こ
のように転送処理用の各マイクロアドレスレジス
タ４０乃至４３には、上記インクリメント素子６
からの書込みルートのほかに、上記マツピング
PLAからの書込みルートが設けられる。
すなわちオペレーシヨン用のマイクロアドレス
レジスタ４５の動作中（例えばスタート処理中）
は、転送処理用のマイクロアドレスレジスタ４０
乃至４３は未使用状態であり、データ書込み可能
の状態にあるため、かかるスタート処理中に、予
めマイクロROMからの読出し命令CODEによつ
てマツピングPLAより転送処理用のマイクロア
ドレスMAPAを読出し、該書込み命令MAPWに
よつて該転送処理用のマイクロアドレスレジスタ
４０乃至４３に該マイクロアドレスMAPAの書
き込みを行うことによつて、転送処理要求受け時
に上述したマツピングPLAからのマイクロアド
レスの読出しの必要性がなくなり、それだけ転送
処理をデツドサイクルなしで高速度に実行するこ
とができる。
レジスタ４５の動作中（例えばスタート処理中）
は、転送処理用のマイクロアドレスレジスタ４０
乃至４３は未使用状態であり、データ書込み可能
の状態にあるため、かかるスタート処理中に、予
めマイクロROMからの読出し命令CODEによつ
てマツピングPLAより転送処理用のマイクロア
ドレスMAPAを読出し、該書込み命令MAPWに
よつて該転送処理用のマイクロアドレスレジスタ
４０乃至４３に該マイクロアドレスMAPAの書
き込みを行うことによつて、転送処理要求受け時
に上述したマツピングPLAからのマイクロアド
レスの読出しの必要性がなくなり、それだけ転送
処理をデツドサイクルなしで高速度に実行するこ
とができる。
第３図は、第１図に示されるアドレスレジスタ
コントロール部のうち、データ転送用の各チヤネ
ル毎のマイクロアドレスレジスタ４０乃至４３に
対する読出し信号μARR０乃至μARR３および書
込み信号μARW０乃至μARW３、転送イネーブ
ル信号TENおよびオペレーシヨン用のマイクロ
アドレスレジスタ４５に対する読出し信号OPR
を出力する部分の具体的構成を例示する回路図で
あり、また、第４図は、上記第１図に示されるア
ドレスレジスタコントロール部のうち、オペレー
シヨン用のマイクロアドレスレジスタ４５に対す
る書込み信号OPWを出力する部分の具体的構成
を例示する回路図である。
コントロール部のうち、データ転送用の各チヤネ
ル毎のマイクロアドレスレジスタ４０乃至４３に
対する読出し信号μARR０乃至μARR３および書
込み信号μARW０乃至μARW３、転送イネーブ
ル信号TENおよびオペレーシヨン用のマイクロ
アドレスレジスタ４５に対する読出し信号OPR
を出力する部分の具体的構成を例示する回路図で
あり、また、第４図は、上記第１図に示されるア
ドレスレジスタコントロール部のうち、オペレー
シヨン用のマイクロアドレスレジスタ４５に対す
る書込み信号OPWを出力する部分の具体的構成
を例示する回路図である。
該第３図および第４図中、Ａ１乃至Ａ１２はア
ンドゲート、Ｂ１乃至Ｂ５はオアゲート、Ｉ１乃
至Ｉ９はインバータであつて、そのうちインバー
タＩ４はクロツク信号φ１がハイレベルのとき動
作しロウレベルのときはその出力側がダイナミツ
クラツチされる。またインバータＩ１，Ｉ５，Ｉ
８はクロツク信号φ２がハイレベルのとき動作
し、ロウレベルのときはその出力側がダイナミツ
クラツチされる。FF１乃至FF４はRSフリツプ
フロツプであつて、そのうちFF１乃至FF３はリ
セツト優先型のRSフリツプフロツプ（すなわち
セツト入力Ｓとリセツト入力Ｒとがともに０のと
きは前のデータを保持し、セツト入力Ｓが１でリ
セツト入力Ｒが０のときはセツト状態（すなわち
Ｑ＝１）、セツト入力Ｓが０でリセツト入力Ｒが
１のときおよびセツト入力Ｓとリセツト入力Ｒと
がともに１のときはリセツト状態（すなわちＱ＝
０）である。
ンドゲート、Ｂ１乃至Ｂ５はオアゲート、Ｉ１乃
至Ｉ９はインバータであつて、そのうちインバー
タＩ４はクロツク信号φ１がハイレベルのとき動
作しロウレベルのときはその出力側がダイナミツ
クラツチされる。またインバータＩ１，Ｉ５，Ｉ
８はクロツク信号φ２がハイレベルのとき動作
し、ロウレベルのときはその出力側がダイナミツ
クラツチされる。FF１乃至FF４はRSフリツプ
フロツプであつて、そのうちFF１乃至FF３はリ
セツト優先型のRSフリツプフロツプ（すなわち
セツト入力Ｓとリセツト入力Ｒとがともに０のと
きは前のデータを保持し、セツト入力Ｓが１でリ
セツト入力Ｒが０のときはセツト状態（すなわち
Ｑ＝１）、セツト入力Ｓが０でリセツト入力Ｒが
１のときおよびセツト入力Ｓとリセツト入力Ｒと
がともに１のときはリセツト状態（すなわちＱ＝
０）である。
該第３図に示される回路に入力される信号のう
ち、TIDは転送処理終了要求信号、EXPは例外
事象発生信号で上記バスエラー信号なども含まれ
る。またIBRは内部データバス使用要求信号、
WAITはウエイト要求信号、CH０乃至CH３は
各チヤネル０乃至３の指示信号を示し、該信号
CH０乃至CH３はアクテイブ時ロウレベルとな
る。また第４図に示される回路に入力される信号
のうち、OPEQは上述したオペレーシヨン処理
（例えばスタート処理）要求信号、μENDは、オ
ペレーシヨン処理終了要求信号を示す。
ち、TIDは転送処理終了要求信号、EXPは例外
事象発生信号で上記バスエラー信号なども含まれ
る。またIBRは内部データバス使用要求信号、
WAITはウエイト要求信号、CH０乃至CH３は
各チヤネル０乃至３の指示信号を示し、該信号
CH０乃至CH３はアクテイブ時ロウレベルとな
る。また第４図に示される回路に入力される信号
のうち、OPEQは上述したオペレーシヨン処理
（例えばスタート処理）要求信号、μENDは、オ
ペレーシヨン処理終了要求信号を示す。
これにより上記例外事象発生信号EXPがロウ
レベルのときは、クロツク信号φ１および転送プ
ログラム処理要求信号TERQがハイレベルとな
ることによつてフリツプフロツプFF１がセツト
され、転送イネーブル信号TNNがハイレベルと
なるとともに、所定のチヤネルが指定される（例
えばCH０がロウレベルとなる）ことによつて該
チヤネル０に対応するマイクロアドレスレジスタ
４０に対する読出し信号μARR０がハイレベルと
なるとともに、次のクロツク信号φ２のハイレベ
ル時においてフリツプフロツプFF２がセツトさ
れ、該マイクロアドレスレジスタ４０に対する書
込み信号μARW０がハイレベルとなる。
レベルのときは、クロツク信号φ１および転送プ
ログラム処理要求信号TERQがハイレベルとな
ることによつてフリツプフロツプFF１がセツト
され、転送イネーブル信号TNNがハイレベルと
なるとともに、所定のチヤネルが指定される（例
えばCH０がロウレベルとなる）ことによつて該
チヤネル０に対応するマイクロアドレスレジスタ
４０に対する読出し信号μARR０がハイレベルと
なるとともに、次のクロツク信号φ２のハイレベ
ル時においてフリツプフロツプFF２がセツトさ
れ、該マイクロアドレスレジスタ４０に対する書
込み信号μARW０がハイレベルとなる。
一方、上記例外事象発生信号EXPがハイレベ
ルになると（例えばバスエラー等の発生時）、上
記フリツプフロツプFF１，FF２がリセツトされ
て各チヤネルに対するマイクロアドレスレジスタ
の読出し信号μARR０乃至μARR３および書込み
信号μAPW０乃至μARW３がロウレベルになる
一方、オペレーシヨン用マイクロアドレスレジス
タ４５に対する読出し信号OPRがハイレベル
（転送イネーブル信号TENがロウレベル）とな
る。更に第４図に示される回路においても、上記
例外事象発生信号EXPあるいはオペレーシヨン
処理要求信号OREQがハイレベルになることによ
つてフリツプフロツプFF３，FF４が順次セツト
されることによつて上記オペレーシヨン用マイク
ロアドレスレジスタ４５に対する書込み信号
OPWがハイレベルとなる。
ルになると（例えばバスエラー等の発生時）、上
記フリツプフロツプFF１，FF２がリセツトされ
て各チヤネルに対するマイクロアドレスレジスタ
の読出し信号μARR０乃至μARR３および書込み
信号μAPW０乃至μARW３がロウレベルになる
一方、オペレーシヨン用マイクロアドレスレジス
タ４５に対する読出し信号OPRがハイレベル
（転送イネーブル信号TENがロウレベル）とな
る。更に第４図に示される回路においても、上記
例外事象発生信号EXPあるいはオペレーシヨン
処理要求信号OREQがハイレベルになることによ
つてフリツプフロツプFF３，FF４が順次セツト
されることによつて上記オペレーシヨン用マイク
ロアドレスレジスタ４５に対する書込み信号
OPWがハイレベルとなる。
第５図は、上記第１図に示されるセレクト条件
PLA３の概略構成図を示すもので、上記マイク
ロROM、DMAコントローラ内部レジスタ、エ
ラーテスト回路、リクエストハンドラーＲ、およ
びデータハンドラーＤなどから入力される各種の
信号によつてセレクト条件が決定され、クロツク
φ１によりラツチ回路にとり込まれる。なお例え
ば上記オペレーシヨン処理要求信号OREQはリク
エストハンドラーＲから、またバスエラー信号
BERRはデータハンドラーＤから入力される。
PLA３の概略構成図を示すもので、上記マイク
ロROM、DMAコントローラ内部レジスタ、エ
ラーテスト回路、リクエストハンドラーＲ、およ
びデータハンドラーＤなどから入力される各種の
信号によつてセレクト条件が決定され、クロツク
φ１によりラツチ回路にとり込まれる。なお例え
ば上記オペレーシヨン処理要求信号OREQはリク
エストハンドラーＲから、またバスエラー信号
BERRはデータハンドラーＤから入力される。
また第６図は、上記第１図に示されるマツピン
グPAL２の概略構成図を示すもので、上記マイ
クロROM、DMAコントローラの内部レジスタ、
エラーテスト回路、ALU、リクエストハンドラ
ーＲ、およびデータハンドラーＤなどから入力さ
れる各種の信号条件によつてマイクロROMが動
作すべきマイクロアドレスが決定され、クロツク
φ１によりラツチ回路にとり込まれる。なお例え
ば上記マイクロROMからは上記各チヤネル毎の
読出し命令CODEが入力され、またオペレーシヨ
ン処理要求信号OREQはリクエストハンドラーＲ
から、またバスエラー信号BERRはデータハンド
ラーＤから入力される。
グPAL２の概略構成図を示すもので、上記マイ
クロROM、DMAコントローラの内部レジスタ、
エラーテスト回路、ALU、リクエストハンドラ
ーＲ、およびデータハンドラーＤなどから入力さ
れる各種の信号条件によつてマイクロROMが動
作すべきマイクロアドレスが決定され、クロツク
φ１によりラツチ回路にとり込まれる。なお例え
ば上記マイクロROMからは上記各チヤネル毎の
読出し命令CODEが入力され、またオペレーシヨ
ン処理要求信号OREQはリクエストハンドラーＲ
から、またバスエラー信号BERRはデータハンド
ラーＤから入力される。
本発明によれば、オペレーシヨン用マイクロア
ドレスレジスタの動作時において、マツピング
PLAからデータ転送処理用のマイクロアドレス
レジスタに予め書き込まれているマイクロアドレ
スにもとづいて、データ転送処理要求受付け時に
デツドサイクルなしで高速度にデータ転送処理を
開始することができる。
ドレスレジスタの動作時において、マツピング
PLAからデータ転送処理用のマイクロアドレス
レジスタに予め書き込まれているマイクロアドレ
スにもとづいて、データ転送処理要求受付け時に
デツドサイクルなしで高速度にデータ転送処理を
開始することができる。
第１図は、本発明の１実施例としてのDMA転
送制御装置を示すブロツク図、第２図は、第１図
に示されるアドレスレジスタの内部構成を例示す
る回路図、第３図は、第１図に示されるアドレス
レジスタコントロール部のうちの一部の構成を示
す回路図、第４図は、第１図に示されるアドレス
レジスタコントロール部のうちの他の部分の構成
を示す回路図、第５図は、第１図に示されるセレ
クト条件PLAの概略構成図、第６図は、第１図
に示されるマツピングPLAの概略構成図、第７
図は、従来技術としてのDMA転送制御装置の１
例を示すブロツク図、第８図は、第７図の装置の
動作を示すタイミング図、第９図は、DMA転送
の概念を説明する図、第１０図は、DMAコント
ローラの内部構成を示す概略図である。 （符号の説明）、DMAC……DMAコントロー
ラ、Ｒ……リクエストハンドラー、Ｍ……マイク
ロユニツト、Ｄ……データハンドラー、１……ア
ドレスレジスタコントロール部、２……マツピン
グPLA、３……セレクト条件PLA、４０〜４３
……各チヤネル毎の転送処理用マイクロアドレス
レジスタ、４５……オペレーシヨン用マイクロア
ドレスレジスタ、５……セレクタ、６……インク
リメント素子、７……マイクロROM、８……レ
ジスタ。
送制御装置を示すブロツク図、第２図は、第１図
に示されるアドレスレジスタの内部構成を例示す
る回路図、第３図は、第１図に示されるアドレス
レジスタコントロール部のうちの一部の構成を示
す回路図、第４図は、第１図に示されるアドレス
レジスタコントロール部のうちの他の部分の構成
を示す回路図、第５図は、第１図に示されるセレ
クト条件PLAの概略構成図、第６図は、第１図
に示されるマツピングPLAの概略構成図、第７
図は、従来技術としてのDMA転送制御装置の１
例を示すブロツク図、第８図は、第７図の装置の
動作を示すタイミング図、第９図は、DMA転送
の概念を説明する図、第１０図は、DMAコント
ローラの内部構成を示す概略図である。 （符号の説明）、DMAC……DMAコントロー
ラ、Ｒ……リクエストハンドラー、Ｍ……マイク
ロユニツト、Ｄ……データハンドラー、１……ア
ドレスレジスタコントロール部、２……マツピン
グPLA、３……セレクト条件PLA、４０〜４３
……各チヤネル毎の転送処理用マイクロアドレス
レジスタ、４５……オペレーシヨン用マイクロア
ドレスレジスタ、５……セレクタ、６……インク
リメント素子、７……マイクロROM、８……レ
ジスタ。
Claims (1)
- 【特許請求の範囲】 １ データ転送プログラム処理用のマイクロアド
レスを格納するチヤネル毎のマイクロアドレスレ
ジスタと、オペレーシヨンプログラムアドレスを
格納するオペレーシヨン用マイクロアドレスレジ
スタと、該各アドレスレジスタから読み出された
アドレス情報に基づいて対応するアドレスに格納
されているマイクロプログラムが読み出されるマ
イクロROMと、該マイクロROMからの読み出
し命令に応じて該データ転送プログラム処理用の
マイクロアドレスが読み出されるマツピング
PLAとを有し、 該データ転送プログラム処理以外のプログラム
処理が行われる時は、該オペレーシヨン用マイク
ロアドレスレジスタに格納されているオペレーシ
ヨンプログラムアドレスが読み出されて該マイク
ロROMに格納されている該マイクロプログラム
の読み出しが制御され、更に該オペレーシヨン用
マイクロアドレスレジスタのマイクロアドレスに
基づく処理を実行している最中に、該マイクロ
ROMからの書き込み命令に応じて、該データ転
送プログラム処理用のマイクロアドレスが、該マ
ツピングPLAから該チヤネル毎のデータ転送プ
ログラム処理用の各マイクロアドレスレジスタに
予め書き込まれることを特徴とするDMA転送制
御装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113604A JPS63279351A (ja) | 1987-05-12 | 1987-05-12 | Ｄｍａ転送制御装置 |
| US07/186,847 US5018098A (en) | 1987-05-07 | 1988-04-27 | Data transfer controlling apparatus for direct memory access |
| KR1019880005295A KR920010338B1 (ko) | 1987-05-07 | 1988-05-04 | 직접 메모리 억세스용 데이타 전송제어장치 |
| DE88304065T DE3882425T2 (de) | 1987-05-07 | 1988-05-05 | Datenübertragungssteuerungsvorrichtung für Direktspeicherzugriff. |
| EP88304065A EP0290256B1 (en) | 1987-05-07 | 1988-05-05 | Data transfer controlling apparatus for direct memory access |
| KR1019880005295A KR880014761A (ko) | 1987-05-07 | 1988-05-07 | 직접 메모리 억세스용 데이타 전송 제어장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113604A JPS63279351A (ja) | 1987-05-12 | 1987-05-12 | Ｄｍａ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63279351A JPS63279351A (ja) | 1988-11-16 |
| JPH0568731B2 true JPH0568731B2 (ja) | 1993-09-29 |
Family
ID=14616426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62113604A Granted JPS63279351A (ja) | 1987-05-07 | 1987-05-12 | Ｄｍａ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63279351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07164933A (ja) * | 1993-12-15 | 1995-06-27 | Ikeda Bussan Co Ltd | 座席取付構造 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111725A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Data transmission control system |
| JPS5952334A (ja) * | 1982-09-17 | 1984-03-26 | Fuji Electric Co Ltd | Ｄｍａ転送方式 |
-
1987
- 1987-05-12 JP JP62113604A patent/JPS63279351A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111725A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Data transmission control system |
| JPS5952334A (ja) * | 1982-09-17 | 1984-03-26 | Fuji Electric Co Ltd | Ｄｍａ転送方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07164933A (ja) * | 1993-12-15 | 1995-06-27 | Ikeda Bussan Co Ltd | 座席取付構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63279351A (ja) | 1988-11-16 |
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