JPS6347833A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS6347833A JPS6347833A JP61191342A JP19134286A JPS6347833A JP S6347833 A JPS6347833 A JP S6347833A JP 61191342 A JP61191342 A JP 61191342A JP 19134286 A JP19134286 A JP 19134286A JP S6347833 A JPS6347833 A JP S6347833A
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- 230000006870 function Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- FAIAAWCVCHQXDN-UHFFFAOYSA-N phosphorus trichloride Chemical compound ClP(Cl)Cl FAIAAWCVCHQXDN-UHFFFAOYSA-N 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Microcomputers (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＰＵの命令コードの入力（以下“命令フェ
ッチ”という）とデータ処理の並列動作制御回路を備え
たマイクロコンピュータに関する。
ッチ”という）とデータ処理の並列動作制御回路を備え
たマイクロコンピュータに関する。
一般に、１チツプマイクロコンピユータ（以下°”マイ
コン′°という）は、ＣＰＵ、プログラムメモリ、デー
タメモリおよびタイマ、シリアルインタフェース、汎用
ボート等の周辺機能から構成されている。また、外部メ
モリをアクセスするための外部バスインタフェースも備
えている。
コン′°という）は、ＣＰＵ、プログラムメモリ、デー
タメモリおよびタイマ、シリアルインタフェース、汎用
ボート等の周辺機能から構成されている。また、外部メ
モリをアクセスするための外部バスインタフェースも備
えている。
第５図は従来のマイコンの構成を示すブロック図である
。プログラムは、プログラムカウンタ１０７によりアド
レス指定される内蔵ＲＯＭ （以下“ｌＲＯＭ”という
）１０１もしくは外部メモリ１０９に見上〇されている
。プログラムの命令コードは、ｌＲＯＭｌ０！または外
部バスインタフェース１０５を介して外部メモリ１０９
から内部バス１０８のデータパス上に出力され、命令レ
ジスタおよびデコーダ（以下“ＩＲ””という）１０２
に入力される。ＩＲＩ０２は命令コードを解読しＣＰＵ
動作の指示信号を出力する。ＣＰＵＩＱ４は解読された
命令コードに対応した動作および制御を実行する。
。プログラムは、プログラムカウンタ１０７によりアド
レス指定される内蔵ＲＯＭ （以下“ｌＲＯＭ”という
）１０１もしくは外部メモリ１０９に見上〇されている
。プログラムの命令コードは、ｌＲＯＭｌ０！または外
部バスインタフェース１０５を介して外部メモリ１０９
から内部バス１０８のデータパス上に出力され、命令レ
ジスタおよびデコーダ（以下“ＩＲ””という）１０２
に入力される。ＩＲＩ０２は命令コードを解読しＣＰＵ
動作の指示信号を出力する。ＣＰＵＩＱ４は解読された
命令コードに対応した動作および制御を実行する。
命令動作が周辺機ｆ＠１０Ｂをアクセスする動作である
と、ＣＰ Ｕ １０４は内部バス１０Ｂのアドレスバス
に周辺機能アドレスを出力し、データバスを用いてデー
タの読出し／書込みを行なう０周辺機能１０６をアクセ
スする場合は周辺バスインタフェースｌＯＯヲ介してア
クセスされる０周辺機能１０６ハマイコンの半導体チッ
プ全体にわたってバラバラに配置されるため、周辺機能
１０Ｂをアクセスするバス（以下゛周辺バス”という）
は当然長くなり、駆動するために３クロフクサイクル（
以下“サイクル”という）以上の相当の時間が必要とな
る。従って、マイコンの内部バス１０８と周辺バスは切
離す必要があり、その切り口が周辺バスインタフェース
１００である。また、命令コードは内部バス１０８を用
いてＣＰ Ｕ ＩＯ２に送られるため。
と、ＣＰ Ｕ １０４は内部バス１０Ｂのアドレスバス
に周辺機能アドレスを出力し、データバスを用いてデー
タの読出し／書込みを行なう０周辺機能１０６をアクセ
スする場合は周辺バスインタフェースｌＯＯヲ介してア
クセスされる０周辺機能１０６ハマイコンの半導体チッ
プ全体にわたってバラバラに配置されるため、周辺機能
１０Ｂをアクセスするバス（以下゛周辺バス”という）
は当然長くなり、駆動するために３クロフクサイクル（
以下“サイクル”という）以上の相当の時間が必要とな
る。従って、マイコンの内部バス１０８と周辺バスは切
離す必要があり、その切り口が周辺バスインタフェース
１００である。また、命令コードは内部バス１０８を用
いてＣＰ Ｕ ＩＯ２に送られるため。
命令フェッチとＣＰ Ｕ １０４の実行は並列に実行す
ることができない、バスコントトーラ１０３は内部バス
１０８をＣＰＵ動作のためまたは命令フェッチに使用す
るかの制御を行なう、また、Ｉ ＲＯＭ＋０１は動作ス
ピードが速いため、ｌサイクルでの命令フェッチが可能
であるが、外部メモリ１０９からの命令フェッチは外付
のメモリアクセス信号の規格、メモリのアクセス時間の
規格のため、３サイクル以上の時間が必要である。
ることができない、バスコントトーラ１０３は内部バス
１０８をＣＰＵ動作のためまたは命令フェッチに使用す
るかの制御を行なう、また、Ｉ ＲＯＭ＋０１は動作ス
ピードが速いため、ｌサイクルでの命令フェッチが可能
であるが、外部メモリ１０９からの命令フェッチは外付
のメモリアクセス信号の規格、メモリのアクセス時間の
規格のため、３サイクル以上の時間が必要である。
第６図は第５図のマイコンにおけるＣ Ｐ Ｕ １０４
と命令フェッチの動作タイミング図である。ＣＰＵ １
０４の実行と命令フェッチは並列に実行できないため、
ＩＲＩＱ２により解読された制御によりＣＰ Ｕ １０
４の動作と命令フェッチ動作が同時に実行する必要があ
るとき（例えば、命令が複数語長で構成されている場合
等）はそれぞれ別々の実行となる。内部ＲＯＭ １（１
１からの命令フェッチとＣＰＵ動作（Ｔ＋）、外部命令
フェッチとＣＰＵ動作（Ｔ２）、周辺機能アクセスと外
部命令フェッチ（Ｔ３）の同時実行が必要な場合でも第
６図のように直列に実行される。マイコンが高機能化す
るに従い命令機能が高機能となり、命令語長が長くなる
。従って、命令フェッチとＣＰ Ｕ １０４の動作が同
時に実行すべき状態が増加する。また、制御が複雑にな
りプログラム量が増加するとＩ ＲＯＭ１Ｏ１だけでは
不足となり、外部メモリを使用する必要がある。また、
今後マイコンが応用されると考えられる制御分野では周
辺機能のアクセスが多くなる。
と命令フェッチの動作タイミング図である。ＣＰＵ １
０４の実行と命令フェッチは並列に実行できないため、
ＩＲＩＱ２により解読された制御によりＣＰ Ｕ １０
４の動作と命令フェッチ動作が同時に実行する必要があ
るとき（例えば、命令が複数語長で構成されている場合
等）はそれぞれ別々の実行となる。内部ＲＯＭ １（１
１からの命令フェッチとＣＰＵ動作（Ｔ＋）、外部命令
フェッチとＣＰＵ動作（Ｔ２）、周辺機能アクセスと外
部命令フェッチ（Ｔ３）の同時実行が必要な場合でも第
６図のように直列に実行される。マイコンが高機能化す
るに従い命令機能が高機能となり、命令語長が長くなる
。従って、命令フェッチとＣＰ Ｕ １０４の動作が同
時に実行すべき状態が増加する。また、制御が複雑にな
りプログラム量が増加するとＩ ＲＯＭ１Ｏ１だけでは
不足となり、外部メモリを使用する必要がある。また、
今後マイコンが応用されると考えられる制御分野では周
辺機能のアクセスが多くなる。
上述したマイコンは、ＣＰＵの実行と命令フェッチ、特
に外部命令フェッチが同時に実行できないので、トータ
ルの命令実行時間が長くなってしまい、十分な性能を備
えることができないという重大な欠点がある。
に外部命令フェッチが同時に実行できないので、トータ
ルの命令実行時間が長くなってしまい、十分な性能を備
えることができないという重大な欠点がある。
本発明の目的は、ＣＰＵ動作と命令フェッチ。
特に外部命令フェッチとを同時に実行でき、トータルの
命令実行時間を短くできる高性能なマイコンを提供する
ことである。
命令実行時間を短くできる高性能なマイコンを提供する
ことである。
本発明のマイコンは、命令コードおよびデータを記憶す
るメモリと、命令を解読し、その指示内容を実行するＣ
ＰＵと、外部メモリから命令コードをフェッチするため
の外部バスインタフェースとを備えたマイクロコンピュ
ータにおいて、命令コードをＣＰＵに転送する命令バス
と、命令の指示に従い外部バスインタフェース回路を動
作させ外部命令フェッチサイクル制御を行なうフェッチ
シーケンス回路と、ＣＰＵのデータ処理サイクルの制御
を行ないデータ処理の最終サイクルまでＣＰＵの動作ク
ロックを一方の論理レベルに固定するデータ処理シーケ
ンス回路と、命令が外部命令フェッチを指示したとき、
すでに基部バスインタフェース回路が使用されていると
外部バスインタフェースの使用が終了するまで前記デー
タ処理シーケンス回路に対しＣＰＵの動作クロックの論
理レベルを固定する信号を出力する外部アクセス状態判
定回路とを有する。
るメモリと、命令を解読し、その指示内容を実行するＣ
ＰＵと、外部メモリから命令コードをフェッチするため
の外部バスインタフェースとを備えたマイクロコンピュ
ータにおいて、命令コードをＣＰＵに転送する命令バス
と、命令の指示に従い外部バスインタフェース回路を動
作させ外部命令フェッチサイクル制御を行なうフェッチ
シーケンス回路と、ＣＰＵのデータ処理サイクルの制御
を行ないデータ処理の最終サイクルまでＣＰＵの動作ク
ロックを一方の論理レベルに固定するデータ処理シーケ
ンス回路と、命令が外部命令フェッチを指示したとき、
すでに基部バスインタフェース回路が使用されていると
外部バスインタフェースの使用が終了するまで前記デー
タ処理シーケンス回路に対しＣＰＵの動作クロックの論
理レベルを固定する信号を出力する外部アクセス状態判
定回路とを有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマイコンの一実施例を示すブロック図
である。ｌＲＯＭ１から出力される命令コードはマルチ
プレクサ１１．命令バス１２を介してＩＲ２に入力され
る。また、外部メモリ９の命令コードも外部バスインタ
フェース５を介してマルチプレクサ１１に入力される。
である。ｌＲＯＭ１から出力される命令コードはマルチ
プレクサ１１．命令バス１２を介してＩＲ２に入力され
る。また、外部メモリ９の命令コードも外部バスインタ
フェース５を介してマルチプレクサ１１に入力される。
マルチプレクサ１１は外部命令フェッチのとき（ＦＳＴ
＝ ’“１”のとき）に外部バスインタフェース５か
らの命令コードを命令バス１２を介してＩＲ２に送り出
し、それ以外（ＦＳＴ ＝“０”のとき）はＩＲＯＭＩ
からの命令コードを命令バス１２を介してＩＲ２に送り
出す。
＝ ’“１”のとき）に外部バスインタフェース５か
らの命令コードを命令バス１２を介してＩＲ２に送り出
し、それ以外（ＦＳＴ ＝“０”のとき）はＩＲＯＭＩ
からの命令コードを命令バス１２を介してＩＲ２に送り
出す。
アクセス制Ｗ回路３は外部バスインタフェースアクセス
制御および周辺機能アクセス時のタイミングの制御を行
なう、ＣＰＵ４．周辺機能６、プログラムカウンタ７、
外部バスインタフェース５、内部バス８、外部メモリ９
、周辺バスインタフェース１０については第５図の従来
例と同様であるため説明は省略する。アクセス制御回路
３からは外部命令フエー７千を起動するための信号ＦＳ
Ｔが出力され、外部バスインタフェース５に入力され外
部命令フェッチ動作シーケンスを制御する。外部バスイ
ンタフェース５では外部命令フェッチのサイクルの長さ
を制御する信号ＦＲＤＹがアクセス制御回路３に入力さ
れる。また、信号５ＳＦＲはアクセス制御回路３から出
力され１周辺機能６のアクセスを制御する信号で、周辺
バスインタフェース１０を介して周辺機能６を制御する
０周辺パスインタフェース１０からは周辺機能６のアク
セスサイクルの長さを制御する信号ＲＤＹが出力され、
アクセス制御回路３へ入力される。
制御および周辺機能アクセス時のタイミングの制御を行
なう、ＣＰＵ４．周辺機能６、プログラムカウンタ７、
外部バスインタフェース５、内部バス８、外部メモリ９
、周辺バスインタフェース１０については第５図の従来
例と同様であるため説明は省略する。アクセス制御回路
３からは外部命令フエー７千を起動するための信号ＦＳ
Ｔが出力され、外部バスインタフェース５に入力され外
部命令フェッチ動作シーケンスを制御する。外部バスイ
ンタフェース５では外部命令フェッチのサイクルの長さ
を制御する信号ＦＲＤＹがアクセス制御回路３に入力さ
れる。また、信号５ＳＦＲはアクセス制御回路３から出
力され１周辺機能６のアクセスを制御する信号で、周辺
バスインタフェース１０を介して周辺機能６を制御する
０周辺パスインタフェース１０からは周辺機能６のアク
セスサイクルの長さを制御する信号ＲＤＹが出力され、
アクセス制御回路３へ入力される。
本実施例では、命令フェッチの専用バス１２を設けたた
めＣＰＵ４の動作と命令フェッチが基本的に並列に動作
することが可能となる。しかし、並列動作をするため、
アクセス制御回路３でＣＰＵ４の動作と命令フェッチの
並列動作制御および動作の同期をとる必要がある。
めＣＰＵ４の動作と命令フェッチが基本的に並列に動作
することが可能となる。しかし、並列動作をするため、
アクセス制御回路３でＣＰＵ４の動作と命令フェッチの
並列動作制御および動作の同期をとる必要がある。
第２図はアクセス制御回路３のブロック図である。
アクセス制御回路３はデータ処理シーケンス回路３１、
外部アクセス状態判定回路３２およびフェッチシーケン
ス回路３３によって構成されている。
外部アクセス状態判定回路３２およびフェッチシーケン
ス回路３３によって構成されている。
φ１．φ２はマイコンの２相のシステムクロックであり
、ＣＫＩ、 ＣＫ２はＣＰＵ４の２相の動作クロックで
ある。ＣＰＵ４はクロックＣＫＩ、 ＣＫ２に同期して
動作し、ＩＲ２はクロックＣＫＩ同期でＣＰＵ４の動作
指示を出力する。クロックＣＫ２が出力されるとＣＰＵ
４の動作指示が実行され、完了する。信号５ＬＳＦＲは
ＩＲ２の命令コードが解読されて周辺機能アクセス動作
のために出力される指示信号である。また、信号ＦＣＨ
は同様に命令コードが解読され、プログラムカウンタ７
が外部メモリを指定しているときに出力される外部命令
フェッチ指示信号である。
、ＣＫＩ、 ＣＫ２はＣＰＵ４の２相の動作クロックで
ある。ＣＰＵ４はクロックＣＫＩ、 ＣＫ２に同期して
動作し、ＩＲ２はクロックＣＫＩ同期でＣＰＵ４の動作
指示を出力する。クロックＣＫ２が出力されるとＣＰＵ
４の動作指示が実行され、完了する。信号５ＬＳＦＲは
ＩＲ２の命令コードが解読されて周辺機能アクセス動作
のために出力される指示信号である。また、信号ＦＣＨ
は同様に命令コードが解読され、プログラムカウンタ７
が外部メモリを指定しているときに出力される外部命令
フェッチ指示信号である。
第３図はアクセス制御回路３の詳細図、第４図はアクセ
ス制御回路３の動作とＣＰＵ４の動作を示すタイミング
図である。
ス制御回路３の動作とＣＰＵ４の動作を示すタイミング
図である。
第４図Ｔ１に示すようにＩＲＯＭＩからの命令フェッチ
とＣＰＵ４の実行が同時に実行される命令指示の場合は
命令バス１２が内部バス８と独立のため内部バス８にＣ
ＰＵ４のアドレスとデータが出力されたとしても命令バ
ス１２を介して内部命令コードをフェッチできる。
とＣＰＵ４の実行が同時に実行される命令指示の場合は
命令バス１２が内部バス８と独立のため内部バス８にＣ
ＰＵ４のアドレスとデータが出力されたとしても命令バ
ス１２を介して内部命令コードをフェッチできる。
次に、第４図Ｔ２に示すＣＰＵ実行と外部命令フェッチ
の同時実行の場合の動作を説明する。Ｔ２の次にはまた
外部命令フェッチ動作を実行するＴ３の処理が続いてい
る。ＣＰＵ動作と外部命令フェッチの動作を同時に実行
する命令指示の場合は、信号ＦＣＨがＴ２の第１サイク
ルのクロックＣＫＩが“１°°の時（以下“ＣＫＩタイ
ミングパという）に“ｌ“°となる。しかし、信号５Ｌ
ＳＦＲが゛°ＯパのためＤラッチ３１４の出力Ｑはシス
テムクロックφ１が“１°゛の時（以下゛φ１タイミン
グという）にＯ°゛となる。また、インバータ３１５の
出力は１ ”となる。外部命令７工ツチ動作以外のとき
Ｄラッチ３３４．３３５の出力は“０”となっているた
めアンドゲート３２０の出力は“０°°となり、Ｄラッ
チ３２１の出力Ｑは同時に“１０ Ｎとなる。
の同時実行の場合の動作を説明する。Ｔ２の次にはまた
外部命令フェッチ動作を実行するＴ３の処理が続いてい
る。ＣＰＵ動作と外部命令フェッチの動作を同時に実行
する命令指示の場合は、信号ＦＣＨがＴ２の第１サイク
ルのクロックＣＫＩが“１°°の時（以下“ＣＫＩタイ
ミングパという）に“ｌ“°となる。しかし、信号５Ｌ
ＳＦＲが゛°ＯパのためＤラッチ３１４の出力Ｑはシス
テムクロックφ１が“１°゛の時（以下゛φ１タイミン
グという）にＯ°゛となる。また、インバータ３１５の
出力は１ ”となる。外部命令７工ツチ動作以外のとき
Ｄラッチ３３４．３３５の出力は“０”となっているた
めアンドゲート３２０の出力は“０°°となり、Ｄラッ
チ３２１の出力Ｑは同時に“１０ Ｎとなる。
従って、クロックＣＫＩ、 ＣＫ２はシステムクロック
φ１．φ２と同期して出力される。従って、Ｔ２の第１
サイクルはＣＰＵ４のクロックＣＫＩ、 ＧＫ２は出力
されるのでＣＰＵ動作は実行される。同時にて２の第１
サイクルではアンドゲート３３０の出力はクロックＣＫ
２が“１°°の時（以下“ＧＫ２タイミング°°という
）に°゛１゛となり、ＲＳフリップフロップ３３２の出
力Ｑも“ｌ ”となる、信号ＦＳＴは信号ＦＣＨがアン
ドゲート３３５を介した信号であるのでＴ２の第１サイ
クルのφ！ｌタイミング′ｌ”となる、信号ＦＳＴは外
部バスインタフェース５を制御し、外部メモリ９からの
命令フエー２チ動作を実行させる。すると、Ｔ２の第１
サイクルのシステムクロックφ２が１”の時（以下“φ
２タイミングという）に外部ハスインタフェース５は信
号ＦＲＤＹを“０パとする。Ｔ２の第２サイクルにはい
るとＣＰＵ４は次の動作指示を出力し、Ｔ３に示すよう
な外部命令フェッチと周辺機能のアクセスの動作の実行
を行なおうとし、信号ＦＯＲを“１゛′にしたままとす
る。また、信号５ＬＳＦＲを“１゛とする。しかし、こ
の実行は外部バスインタフェース５が外部命令フェッチ
に使用されているためＴ２に示す外部命令フェッチが終
了するまで待たせる必要がある。Ｔ２の第２サイクルの
φ！ｌタイミングおいてＤラッチ３３４は“ｌ”となる
、従って、アンドゲート３２０の出力が１″となり、同
時にＤラッチ３２１の出力も“１”となる、また、イン
バータ３２２の出力は０”となる、すると、オアゲート
３１８の出力はＤラッチ３２１の出力がｌ”の間“１″
となり、クロックＣＫＩは“１″に固定される。同様に
アンドゲート３１９の出力クロックＣＫ２は“０°゛に
固定される。従って、Ｄラッチ３２１の出力が“１”の
間、ＣＰＵ４に対し動作クロックは出力されないためＣ
ＰＵ４は停止することになる。また、信号５ＬＳＦＲが
“１″となるが。
φ１．φ２と同期して出力される。従って、Ｔ２の第１
サイクルはＣＰＵ４のクロックＣＫＩ、 ＧＫ２は出力
されるのでＣＰＵ動作は実行される。同時にて２の第１
サイクルではアンドゲート３３０の出力はクロックＣＫ
２が“１°°の時（以下“ＧＫ２タイミング°°という
）に°゛１゛となり、ＲＳフリップフロップ３３２の出
力Ｑも“ｌ ”となる、信号ＦＳＴは信号ＦＣＨがアン
ドゲート３３５を介した信号であるのでＴ２の第１サイ
クルのφ！ｌタイミング′ｌ”となる、信号ＦＳＴは外
部バスインタフェース５を制御し、外部メモリ９からの
命令フエー２チ動作を実行させる。すると、Ｔ２の第１
サイクルのシステムクロックφ２が１”の時（以下“φ
２タイミングという）に外部ハスインタフェース５は信
号ＦＲＤＹを“０パとする。Ｔ２の第２サイクルにはい
るとＣＰＵ４は次の動作指示を出力し、Ｔ３に示すよう
な外部命令フェッチと周辺機能のアクセスの動作の実行
を行なおうとし、信号ＦＯＲを“１゛′にしたままとす
る。また、信号５ＬＳＦＲを“１゛とする。しかし、こ
の実行は外部バスインタフェース５が外部命令フェッチ
に使用されているためＴ２に示す外部命令フェッチが終
了するまで待たせる必要がある。Ｔ２の第２サイクルの
φ！ｌタイミングおいてＤラッチ３３４は“ｌ”となる
、従って、アンドゲート３２０の出力が１″となり、同
時にＤラッチ３２１の出力も“１”となる、また、イン
バータ３２２の出力は０”となる、すると、オアゲート
３１８の出力はＤラッチ３２１の出力がｌ”の間“１″
となり、クロックＣＫＩは“１″に固定される。同様に
アンドゲート３１９の出力クロックＣＫ２は“０°゛に
固定される。従って、Ｄラッチ３２１の出力が“１”の
間、ＣＰＵ４に対し動作クロックは出力されないためＣ
ＰＵ４は停止することになる。また、信号５ＬＳＦＲが
“１″となるが。
インバータ３２２の出力が“ＯＩＩのためアンドゲート
３１１の出力は“０”であり、信号５ＳＦＲは”°０′
。
３１１の出力は“０”であり、信号５ＳＦＲは”°０′
。
である、Ｔ２の第２サイクルのφ１タイミングで信号Ｆ
ＲＤＹは０″のためアンドゲート３３３の出力は“０パ
のままである。従って、Ｄラッチ３３５の出力Ｑも“°
Ｏ′′を保持する。Ｔ２の第２サイクルのφ２タイミン
グで外部バスインタフェース５は信号ＦＲＤＹを“１″
とする。すると、アンドゲート３３３の出力も“１′と
なる。Ｔ２の第３サイクルのφ！ タイミングでＤラッ
チ３３５の出力Ｑは“ｌ”となり、インバータ３３Ｂの
出力は“０”となり外部命令フェッチ動作の終了サイ、
タルを外部バスインタフェース５に知らせる。Ｔ２の第
３サイクルのφ２タイミングでアンドゲート３３１の出
力が“１”となると、ＲＳフリップフロップ３３２の出
力は°“０”となる。以上のように外部命令フェッチサ
イクルは３ステートとなるが、ＣＰＵ動作と外部命令フ
ェッチは並列に実行できる０次に、Ｔ３の第１サイクル
のφｌタイミングでＤラッチ３３４の出力ＱおよびＤラ
ッチ３３５の出力Ｑは“Ｏ”となる。従って、アンドゲ
ート３２０の出力は“１”、Ｄラッチ３２１の出力Ｑは
“０゛となる。
ＲＤＹは０″のためアンドゲート３３３の出力は“０パ
のままである。従って、Ｄラッチ３３５の出力Ｑも“°
Ｏ′′を保持する。Ｔ２の第２サイクルのφ２タイミン
グで外部バスインタフェース５は信号ＦＲＤＹを“１″
とする。すると、アンドゲート３３３の出力も“１′と
なる。Ｔ２の第３サイクルのφ！ タイミングでＤラッ
チ３３５の出力Ｑは“ｌ”となり、インバータ３３Ｂの
出力は“０”となり外部命令フェッチ動作の終了サイ、
タルを外部バスインタフェース５に知らせる。Ｔ２の第
３サイクルのφ２タイミングでアンドゲート３３１の出
力が“１”となると、ＲＳフリップフロップ３３２の出
力は°“０”となる。以上のように外部命令フェッチサ
イクルは３ステートとなるが、ＣＰＵ動作と外部命令フ
ェッチは並列に実行できる０次に、Ｔ３の第１サイクル
のφｌタイミングでＤラッチ３３４の出力ＱおよびＤラ
ッチ３３５の出力Ｑは“Ｏ”となる。従って、アンドゲ
ート３２０の出力は“１”、Ｄラッチ３２１の出力Ｑは
“０゛となる。
また、イン／ヘータ３２２の出力は１ ”となる、する
と、信号ＦＳＴは再び“１パとなり外部命令フェッチ動
作が始まる。外部命令フェッチ動作は前述したためここ
では周辺機能アクセスについて説明する。信号ＲＤＹは
通常“１”となっている。
と、信号ＦＳＴは再び“１パとなり外部命令フェッチ動
作が始まる。外部命令フェッチ動作は前述したためここ
では周辺機能アクセスについて説明する。信号ＲＤＹは
通常“１”となっている。
また、Ｄラッチ３１６の出力は“ｏｏｏとなっている。
アンドゲート３１１の出力は“１ ”となり、オアゲー
ト３１３の出力も“１″となるのでＤラッチ３１４の出
力は“１“、インバータ３１５の出力は” ｏ ”とな
る、アンドゲート３２３の出力は″１パとなるので信号
５ＳＦＲが“ｌ”となり周辺機能アクセス制御が開始さ
れる。このとき、オアゲート３１８の出力は“１”、ア
ンドゲート３１９の出力は０”となる、すると、Ｄラッ
チ３１４の出力Ｑが“１”の間はＣＰＵりｏ７りＣＫｌ
は’１”、ＣＫ２はＯＩＴに固定されてしまうためＣＰ
Ｕ４の実行が引のばされる。従って１周辺機能６のアク
セス時間を長くできる。Ｔ３の第１サイクルのφ２タイ
ミングでＤラッチ３１Ｇの出力Ｑが１′となり、インバ
ータ３１７の出力は“Ｏｏｏとなる。従って、アントゲ
−） ３１１の出力は“０°°となる。周辺バスインタ
フエースｌＯからＴ３の第１サイクルのφ２同期で信号
ＲＤＹを“０″にする。すると、アントゲ−） ３１２
の出力は“１“°となり、オアゲート３１３の出力は“
１゛′のままである０次にＴ３の第２サイクルのφ１タ
イミングでもＤラッチ３１４の出力は°“１′″のまま
であるので、ＣＰＵクロックＣＫＩは“ｌ ” 、 Ｃ
Ｋ２は°“０”のままである、Ｔ３の第２サイクルのφ
２タイミングでは周辺バスインタフェースｌＯは信号Ｒ
ＤＹを“ｌ ＩＩとする。すると、インバータ３１０の
出力は“０″となり、アントゲ−） ３１２の出力は“
０′′、オアゲート３１３の出力も“Ｏ”となる、Ｔ３
の第３サイクルのφ１タイミングではＤラッチ３１４の
出力は°“Ｏ”となる、従って、ＣＰＵクロックＣＫＩ
、 ＧＫ２はシステムクロック中工、φ２に同期して出
力される。従って１周辺機能アクセスの動作はＣＰＵク
ロックＧＫ２が出力されることにより実行され１次のφ
１タイミングからＴ４で示すＣＰＵ動作に移る。従って
１周辺機能アクセスが３サイクルで実行される。このと
き、同時に外部命令フェッチ動作も実行されており１周
辺機能アクセスと外部命令フェッチが同時に実行できる
ようになる。
ト３１３の出力も“１″となるのでＤラッチ３１４の出
力は“１“、インバータ３１５の出力は” ｏ ”とな
る、アンドゲート３２３の出力は″１パとなるので信号
５ＳＦＲが“ｌ”となり周辺機能アクセス制御が開始さ
れる。このとき、オアゲート３１８の出力は“１”、ア
ンドゲート３１９の出力は０”となる、すると、Ｄラッ
チ３１４の出力Ｑが“１”の間はＣＰＵりｏ７りＣＫｌ
は’１”、ＣＫ２はＯＩＴに固定されてしまうためＣＰ
Ｕ４の実行が引のばされる。従って１周辺機能６のアク
セス時間を長くできる。Ｔ３の第１サイクルのφ２タイ
ミングでＤラッチ３１Ｇの出力Ｑが１′となり、インバ
ータ３１７の出力は“Ｏｏｏとなる。従って、アントゲ
−） ３１１の出力は“０°°となる。周辺バスインタ
フエースｌＯからＴ３の第１サイクルのφ２同期で信号
ＲＤＹを“０″にする。すると、アントゲ−） ３１２
の出力は“１“°となり、オアゲート３１３の出力は“
１゛′のままである０次にＴ３の第２サイクルのφ１タ
イミングでもＤラッチ３１４の出力は°“１′″のまま
であるので、ＣＰＵクロックＣＫＩは“ｌ ” 、 Ｃ
Ｋ２は°“０”のままである、Ｔ３の第２サイクルのφ
２タイミングでは周辺バスインタフェースｌＯは信号Ｒ
ＤＹを“ｌ ＩＩとする。すると、インバータ３１０の
出力は“０″となり、アントゲ−） ３１２の出力は“
０′′、オアゲート３１３の出力も“Ｏ”となる、Ｔ３
の第３サイクルのφ１タイミングではＤラッチ３１４の
出力は°“Ｏ”となる、従って、ＣＰＵクロックＣＫＩ
、 ＧＫ２はシステムクロック中工、φ２に同期して出
力される。従って１周辺機能アクセスの動作はＣＰＵク
ロックＧＫ２が出力されることにより実行され１次のφ
１タイミングからＴ４で示すＣＰＵ動作に移る。従って
１周辺機能アクセスが３サイクルで実行される。このと
き、同時に外部命令フェッチ動作も実行されており１周
辺機能アクセスと外部命令フェッチが同時に実行できる
ようになる。
第５図の従来のマイコンの構成では第６図のＴ、、Ｔ２
、Ｔ３の動作の実行に１２サイクル必要としたが、本実
施例のマイコンでは第４図のＴ１、Ｔ２、Ｔｊの動作を
７サイクルで実行できる。従って、従来に比ベトータル
のマイコンの命令実行時間を非常に速くすることができ
る。
、Ｔ３の動作の実行に１２サイクル必要としたが、本実
施例のマイコンでは第４図のＴ１、Ｔ２、Ｔｊの動作を
７サイクルで実行できる。従って、従来に比ベトータル
のマイコンの命令実行時間を非常に速くすることができ
る。
以上説明したように本発明は、アクセス制御回路を設け
、ＣＰＵ動作と命令フェッチ、特に外部フェッチとを同
時に実行可能にすることにより、マイコンのトータルの
命令実行時間を短くできる効果がある。
、ＣＰＵ動作と命令フェッチ、特に外部フェッチとを同
時に実行可能にすることにより、マイコンのトータルの
命令実行時間を短くできる効果がある。
第１図は本発明のマイコンの一実施例の構成図、第２図
は第１図中のアクセス制御回路３のブロック図、第３図
はアクセス制御回路３の詳細図、第４図はアクセス制御
回路３とＣＰＵ４の動作を示すタイミング図、第５図は
マイコンの従来例の構成図、第６図は第５図におけるＣ
Ｐ Ｕ １０４と命令フェッチの動作タイミング図で
ある。 ■・・・ｌＲＯＭ、 ２−Ｉ Ｒ１３・・・ア
クセス制御回路、４・・・ＣＰＵ、５・・・外部ハスイ
ンタフェース、 ６・・・周辺機能、 ７・・・ＰＣｌ３・・・内
部（アドレス、データ）バス。 ９・・・外部メモリ、 １０・・・周辺ハスインタフェース、 １１・・・マルチプレクサ、 １２・・・命令バス。 ３１・・・データ処理シーケンス回路、３２・・・外部
アクセス状態判定回路、３３・・・フェッチシーケンス
回路。
は第１図中のアクセス制御回路３のブロック図、第３図
はアクセス制御回路３の詳細図、第４図はアクセス制御
回路３とＣＰＵ４の動作を示すタイミング図、第５図は
マイコンの従来例の構成図、第６図は第５図におけるＣ
Ｐ Ｕ １０４と命令フェッチの動作タイミング図で
ある。 ■・・・ｌＲＯＭ、 ２−Ｉ Ｒ１３・・・ア
クセス制御回路、４・・・ＣＰＵ、５・・・外部ハスイ
ンタフェース、 ６・・・周辺機能、 ７・・・ＰＣｌ３・・・内
部（アドレス、データ）バス。 ９・・・外部メモリ、 １０・・・周辺ハスインタフェース、 １１・・・マルチプレクサ、 １２・・・命令バス。 ３１・・・データ処理シーケンス回路、３２・・・外部
アクセス状態判定回路、３３・・・フェッチシーケンス
回路。
Claims (1)
- 【特許請求の範囲】 命令コードおよびデータを記憶するメモリと、命令を解
読し、その指示内容を実行するＣＰＵと、外部メモリか
ら命令コードをフェッチするための外部バスインタフェ
ースとを備えたマイクロコンピュータにおいて、 命令コードをＣＰＵに転送する命令バスと、命令の指示
に従い外部バスインタフェース回路を動作させ、外部命
令フェッチサイクル制御を行なうフェッチシーケンス回
路と、 ＣＰＵのデータ処理サイクルの制御を行ない、データ処
理の最終サイクルまでＣＰＵの動作クロックを一方の論
理レベルに固定するデータ処理シーケンス回路と、 命令が外部命令フェッチを指示したとき、すでに外部バ
スインタフェース回路が使用されていると、外部バスイ
ンタフェース回路の使用が終了するまで前記データ処理
シーケンス回路に対しＣＰＵの動作クロックの論理レベ
ルを固定する信号を出力する外部アクセス状態判定回路
とを備えたことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191342A JPS6347833A (ja) | 1986-08-15 | 1986-08-15 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191342A JPS6347833A (ja) | 1986-08-15 | 1986-08-15 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6347833A true JPS6347833A (ja) | 1988-02-29 |
Family
ID=16272969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61191342A Pending JPS6347833A (ja) | 1986-08-15 | 1986-08-15 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6347833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07110803A (ja) * | 1993-10-13 | 1995-04-25 | Nec Corp | シングルチップマイクロコンピュータ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374858A (en) * | 1976-12-13 | 1978-07-03 | Rca Corp | Microprocessor |
| JPS58129673A (ja) * | 1982-01-29 | 1983-08-02 | Nec Corp | デ−タ処理装置 |
| JPS59183445A (ja) * | 1983-04-01 | 1984-10-18 | Mitsubishi Electric Corp | デ−タ処理装置 |
| JPS6084659A (ja) * | 1983-10-17 | 1985-05-14 | Hitachi Ltd | デ−タ処理装置 |
| JPS60103454A (ja) * | 1983-11-09 | 1985-06-07 | Matsushita Electric Ind Co Ltd | 命令先読み制御装置 |
-
1986
- 1986-08-15 JP JP61191342A patent/JPS6347833A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374858A (en) * | 1976-12-13 | 1978-07-03 | Rca Corp | Microprocessor |
| JPS58129673A (ja) * | 1982-01-29 | 1983-08-02 | Nec Corp | デ−タ処理装置 |
| JPS59183445A (ja) * | 1983-04-01 | 1984-10-18 | Mitsubishi Electric Corp | デ−タ処理装置 |
| JPS6084659A (ja) * | 1983-10-17 | 1985-05-14 | Hitachi Ltd | デ−タ処理装置 |
| JPS60103454A (ja) * | 1983-11-09 | 1985-06-07 | Matsushita Electric Ind Co Ltd | 命令先読み制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07110803A (ja) * | 1993-10-13 | 1995-04-25 | Nec Corp | シングルチップマイクロコンピュータ |
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