JPH03105526A - 命令制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 情報処理装置の中央処理装置に実行させる命令実行処理
を高速化する命令制御方式に関し、複数系統のマイクロ
命令記憶メモリを有しかつ命令を複数階層持つ情報処理
装置における処理速度を高速化できるようにすることを
目的とし、中央処理装置と、該中央処理装置に接続され
た記憶手段とを備え、前記中央処理装置に複数系統の命
令記憶手段を宥してかつ命令を複数階層持つ情報処理装
置において、前記命令記憶手段のそれぞれにアドレスを
出力する命令アドレス出力手段と、前記各命令記憶手段
からのデータ送出を受けて、順に命令データを出力する
送出順位決定手段と、該送出順位決定手段から出力され
た命令データを保持する命令保持手段と、該命令保持手
段に格納されているデータを読み出して実行する命令実
行手段と、該命令実行手段の出力または前記メモリユニ
ットに格納されているマクロ命令データを順に出力する
送出順位決定手段と、該送出順位決定手段から出力され
たデータを格納する結果保持手段と、前記命令実行手段
の処理時間に合せて必要な時間だけ命令実行手段側へ出
力するクロックＣ。をとめるクロック制御手段とからな
る構或としたものである。

（　産業上の利用分野　） 本発明は、情報処理装置の中央処理装置に実行させる命
令実行処理を高速化する命令制御方式に関する。

〔　従来の技術　〕

近年、半導体技術の飛躍的発展により、大規模で超高速
なＬＳＩがコンピュータに多用されるようになった。ま
た、ユーザニーズの拡大により、処理される命令も莫大
な量になっており、命令記憶用メモリ素子も大容量化を
求められている。

更に、大型コンピュータから家庭用パーソナルコンピュ
ータにいたるまで、処理される命令は効率化のため複数
の階層に分れている。

例えば、ｌマクロ命令を複数のマイクロ命令で実行する
形式を採用している。ただし、階層が上位の命令（以後
マクロ命令という）は、下位の命令（以後マイクロ命令
という）に比べて情報量が多く、メモリが大規模になる
ため、情報処理装置の構或にはＣＰＵユニット（中央処
理装置）と独立したメモリユニットをマクロ命令格納用
に用意し、かつそのメモリユニットは大容量化のため安
価な低速素子を使用している。また、マクロ命令を保持
するメモリは同時にユーザプログラム等で使用するデー
タも保持し、マイクロ命令でもそのデータを使用する。

通常、第４図に示す一般的な各ユニット相関関係のよう
に、マイクロ命令を保持するメモリ１はマクロ命令用メ
モリ２より高速な素子を使用するが、一般的にＬＳＩ等
のマイクロ命令実行部３による命令実行の処理時間と比
べると、アクセス時間は遅いため、実行時の処理時間は
マイクロ命令をメモリからアクセスする時間により決め
られてしまい、高速化を妨げる原因となっている。

従来のマクロ命令保持用のアクセスに関する命令制御方
式では、第５図に示すように、マイクロ命令記憶メモリ
をＮ（図中ではＮ＝３）系統備え、並列にアクセスして
マイクロ命令実行部の処理時間に合わせて実行させる方
式が考えられている。

図中、４はＣＰＵユットである。５はマイクロ命令を保
持するための命令保持レジスタである。

６はマイクロ命令を実行する命令実行部である。

７は命令実行後の結果を保持するための結果保持レジス
タである。８は命令保持レジスタ５へ命令データを出力
するマルチブレクサである。９はマルチプレクサ８ヘセ
レクト信号を出力するフリップフロップ（ＦＦ）である
。１１，１２、および１３はそれぞれマイクロ命令を格
納するＮｏ．１命令記憶メモリ、Ｎｏ．２命令記憶メモ
リ、およびＮｏ．３命令記憶メモリである。１４、１５
、および１６はそれぞれＮｏ．１命令記憶メモリ、Ｎｏ
．　２命令記憶メモリ、およびＮｏ．３命令記憶メモリ
のアドレスを指定させる命令データのアドレス（以下命
令アドレスという）を出力するＮｏ．１命令アドレスレ
ジスタ、Ｎｏ．２命令アドレスレジスタ、およびＮｏ．
３命令アドレスレジスタである。１７は各命令記憶メモ
リ１１，１２．１３からの命令読み出しサイクルを決定
するクロックを出力するクロック出力郡である。ｌ８は
命令保持レジスタ５および結果保持レジスタ７へそれぞ
れの格納タイミングを決定するクロックを出力するＯＲ
回路である。１９はフリップフロップ９ヘセレクト信号
の出力タイくングを決定するクロックを出力するＯＲ回
路である。

第６図のタイくングチャートに示すように、クロック出
力部１７からクロックａ、クロックｂ、クロックＣ、・
・・が命令実行部６における処理時間だけずらして順に
送出されると、ＯＲ回路１８からクロック０がパルス幅
をＮ　（＝３）分の１の時間に短縮されて出力され、命
令保持レジスタ５および結果保持レジスタ７の命令デー
タ等の保持タイ或ングを短くする。一方、クロックａ，
ｂ，Ｃの出力タイミングに従って、Ｎｏ．１命令アドレ
スレジスタ１４、Ｎｏ．２命令アドレスレジスタ１５、
およびＮｏ．　３命令アドレスレジスタ１６からそれぞ
れ命令アドレスａ、命令アドレスｂ、および命令アドレ
スＣが（図中のように■■■と、■■■と、・・・と）
並列的に送出されて、Ｎｏ．１命令記憶メモリ１１．Ｎ
ｏ．２命令記憶メモリ１２、およびＮＯ．３命令記憶メ
モリ１３から読み出されるデータのアドレスを指定する
。指定されたアドレスのデータがＮｏ．１命令記憶メモ
リ１１，Ｎｏ．２命令記憶メモリ１２、およびＮｏ．３
命令記憶メモリ１３からマルチプレクサ８へ送られると
、マルチブレクサ８ではフリップフロップ９からのセレ
クト信号に従って、命令データが（図中のように■、■
、■、■、・・・と）順に出力され、短縮された保持タ
イくングで命令保持レジスタに格納される。

この方式では、単階層命令方式の情報処理装置において
は、メモリが複数あって、並列的にアクセスし、マイク
ロ命令を命令実行部６て処理する処理時間に合うように
、ＯＲ回路１８によってクロックのＮ分の１（この図示
例では３分の１）に短縮して処理しているため、単階層
の命令の処理を高速化させることができる。

（　発明が解決しようとする課題　） 上記従来のマクロ命令保持用のアクセスに関する命令制
御方式では、ＣＰＵユニット４の中でマイクロ命令を処
理している限りでは高速処理できるが、マクロ命令を外
部のメモリから読み込み処理する場合、あるいはメモリ
ユニットのデータなＣＰＵユニット４に読み込むまたは
メモリ間でデータを伝送しあう場合等では処理速度がず
っと遅くなるという問題点があった。

本発明は、上記問題点に鑑みて威されたものであり、そ
の解決を目的として設定される技術的課題は、複数系統
のマイクロ命令記憶メモリを有しかつ命令を複数階層持
つ情報処理装置における処理速度を高速化できるように
した命令制御方式を提供することにある。

（　課題を解決するための手段　） 本発明は、上記課題を解決するための具体的な手段とし
て、命令制御方式を構或するにあたり、第１図に示すよ
うに、中央処理装置２１と、該中央処理装置２１に接続
された記憶手段２２とを備え、前記中央処理装置２１に
複数（Ｎ）系統の命令記憶手段２３−１，・・・，２３
−Ｎを有しかつ命令を複数階層持つ情報処理装置におい
て、前記命令記憶千段２３−１，・・・，２３−Ｈのそ
れぞれにアドレスを出力する命令アドレス出力手段２４
−１，・・・　２４−Ｎと、前記各命令記憶千段２３−
１，・・・，２３−Ｎからのデータ送出を受けて、順に
命令データを出力する送出順位決定手段２５と、該送出
順位決定千段２５から出力された命令データを保持する
命令保持千段２６と、該命令保持千段２６に格納されて
いるデータを読み出して実行する命令実行手段２７と、
該命令実行千段２７の出力または前記メモリユニットに
格納されているマクロ命令データを順に出力する送出順
位決定手段２８と、該送出順位決定千段２８から出力さ
れたデータを格納する結果保持手段２９と、前記命令実
行千段２７の処理時間に合せて必要な時間だけ命令実行
手段側へ出力するクロックＣ０をとめるクロック制御手
段３０とからなる。

〔作用〕

本発明は上記構或により、第２図に示すように、クロッ
ク制御手段３０からクロックＣエ，Ｃ２，Ｃ３が送出さ
れ、各命令記憶手段２３−１，・・・，２３−Ｎからマ
イクロ命令が読み出されたとしても、命令実行千段２７
がメモリュニット２２から次のマクロ命令またはある特
定のデータなＣＰＵユニット２１側に読み込む命令を処
理している場合には、クロツク制御手段３０が命令実行
千段２７によって処理される命令のオペランドを参照し
て処理時間（通常の伺倍のサイクルが掛かるか）を割り
出し、その処理に必要とする時間についてはクロックＣ
。なとめて処理時間を確保し、命令実行時のクロック時
間を実質的に可変長にして処理させる。

従って、例えば、命令データがダくーを入れる等の方法
によって調整されている時（図中の命令データ■■）に
は、それに見合う長さのクロツク時間が与えられて、処
理時間が長くなり、ＣＰＵユニット２１の外部との命令
またはデータ等の授受に必要な時間が確保される。

（　実施例　） 以下、本発明の実施例として命令記憶メモリかＮ＝３の
場合について第３図によって図示説明する。

４１はＣＰＵユニットで、マイクロ命令およびマクロ命
令などの多階層に分けられた命令を処理する。

４２はメモリユニットでマクロ命令あるいは各種データ
を格納する。

４３−１．４３−２．４３−３はＣＰＵユニット４１の
中に組み込まれている命令記憶メモリでマイクロ命令を
格納する。

４４−１．４４−２．４４−３は各命令記憶メモリ４３
−１．４３−２．４３−３のアドレスを指定する命令ア
ドレスレジスタで、クロックタイくングに従って命令ア
ドレス八〇，Ａ２　，Ａ３をそれぞれの該当する命令記
憶メモリ４３−１．４３−２．４３−３へ送出する。

４５はマルチプレクサで、各命令記憶メモリ４３−１．
４３−２．４３−３から送出されてきたマイクロ命令を
命令記憶メモリ４３−１，命令記憶メモリ４３−２、命
令記憶メモリ４３−３から送出されたマイクロ命令の順
に順次出力する。

４５ａはフリップソロップで、入力したクロッ？に従っ
てマルチブレクサ４５ヘセレクト信号を出力する。

４６は命令保持レジスタで、マルチプレクサ４５から送
出されてきた命令データを保持し、クロックＣ。のタイ
くングに従って送出する。

４７は命令実行部で、命令保持レジスタ４６から命令デ
ータを入力して実行する。

４７ａはオベコードが入力されるデコード回路で、クロ
ックＣ。のタイミングを調節するデータを出力する。

４８はマルチプレクサで、命令実行部４７の出力あるい
はメモリユニット４２の出力等を順次に出力する。

４９は結果保持レジスタで、マルチプレクサ４８の出力
をクロックＣ。のタイくングにより格納する。

５０はクロック制御部で、クロックＣ■Ｃ　２　，　Ｃ
　３をそれぞれ各命令アドレスレジスタ４４−１．４４
−２．４４−３に送出するとともに、クロックＣ■，Ｃ
２，Ｃ３に基づき命令実行部側に出力するクロックＣ。

を、デコード回路４７ａの出力に従って命令実行部４７
の処理に必要な時間につき止めておき、命令実行部４７
における処理時間を確保して、クロックタイミングを調
節する。

クロック制御郁５０には、各命令アドレスレジスタ４４
−１．４４−２．４４−３のそれぞれに送出されるクロ
ックＣｔ　，Ｃ２　，Ｃ３の論理和をフリッ−プフロッ
プ４５ａに出力するＯＲ回路５１と、クロックＣｌ　．
Ｃ２　，Ｃ３の論理和を出力するＯＲ回路５２と、デコ
ード回路４７ａの出力（Ｍ−１）をＯＲ回路５２の出力
タイくングに従って入力し、その入力を基にしてカウン
トするダウン（ｄｎ）カウンタ５３と、デコード回路４
７ａの出力（Ｍ）とダウンカウンタ５３の出力との論理
積を出力するＡＮＤ回路５４と、このＡＮＤ回路５４の
出力とＯＲ回路５２の出力との論理積を命令実行部側の
命令保持レジスタ４６および結果保持レジスタ４９に出
力するＡＮＤ回路５５とを備える。

このように構威した実施例によると、クロックＣ，，Ｃ
２，Ｃ３を命令アドレスレジスタ４４−１．４４−２．
４４−３のそれぞれに送出して、命令アドレスを命令記
憶メモリ４３−１．４３−２．４３−３のそれぞれに送
出させるとともに、各命令記憶メモリ４３−１．４３−
２．４３−３から読み出される命令の読み出しサイクル
を決定する。また、ＯＲ回路５ｌを介して３クロック分
の１のタイミング時間でセレクト信号を出力させる（こ
の場合の最短時間を１サイクルということにする）。

マルチプレクサ４５から順に命令記憶メモリ４３−１．
４３−２．４３−３からの命令データの送出を切り替え
て命令保持レジスタ４６へ格納ずるタイくング、および
、命令実行部４７か命令保持レジスタ４６のデータを読
み出して処理し、マルチプレクサ４８を介して結果保持
レジスタ４９に格納するタイミングは、ダウンカウンタ
５３の出力によって、いかなる処理サイクルにも対応す
るように、クロックを抑止して延長したサイクルの生或
に関与させ、可変長のサイクルタイムの長さを決定させ
る。

ダウンカウンタ５３では、初期値を零（＝０）とし、デ
コード回路４７ａからデコード結果（このデコード結果
は命令コードに必要なサイクル数を示す）として２サイ
クル以上必要な命令を実行する時にオンとなるＭサイク
ルのサイクル数（Ｍ）から１を引いた値（Ｍ−１）を、
Ｍサイクルが有効でカウンタ出力が零（＝Ｏ）の時ダウ
ンカウンタ５３に入力し、Ｍサイクルが有効でカウンタ
出力が零でない（≠Ｏ）時にカウントダウンする。

なお、ダウンカウンタ５３は、そのカウント値が「１」
のときのみｒｌＪを出力し、その他のカウント値のとき
はｒＯＪを出力する。ダウンカウンタ５３の出力がｒｌ
ＪとなりＡＮＤ回路５４，５５が「開」となると、クロ
ックＣ。が出力される。

この命令実行部４７の処理時間が、２サイクルあるいは
３サイクル等、一般にＭサイクル必要な場合、Ｍ−１を
ダウンカウンタ５３にセットする結果、ダウンカウンタ
５３の出力は（Ｍ−１）サイクルの間オフ（ｒＯＪ）と
なる。すると、ＡＮＤ回路５４は、デコード回路４７ａ
から２サイクル以上の場合であるとしてオン信号つく出
ていれば、ダウンカウンタ５３からの出力との論理積を
出力し、またその結果をさらにＡＮＤ回路５５でＯＲ回
路５２の出力との論理積を採って、Ｍサイクル分の経過
時間だけクロックＣ。を止めた状態にして出力する。

なお、クロックＣ。がＡＮＤ回路５５から出力されると
、命令保持レジスタ４６には、マルチプレクサ４５から
次の命令データが格納される。

こうして第２図のクロックＣ。のように、クロックタイ
ミングが可変長となり、延長されたクロックＣ。の経過
時間だけ、次の命令データの取り込み、および命令の実
行が待たされる。

このように実施例では、マクロ命令またはデータのメモ
リユニット４２からの読み込み等の実行に必要な時間は
、クロックＣ。が延ばされて次の処理が待たされ、ＣＰ
Ｕユニット４１の中に格納されているマイクロ命令につ
いては最短のクロックタイくングにより処理されて、処
理の遅延を回避することができる。このため、低速な素
子を使用するメモリユニット４２と高速な素子を使用す
るＣＰＵユニット４１とが接続されている場合であって
も、処理速度はＣＰＵユニット４１の最下位層の命令実
行サイクルを基本にして構戒すれば良く、しかも階層単
位の実行サイクルを任意に設定できて、処理速度を高速
化でき、処理遅延を最小にした高速処理を実行する情報
処理装置を実現することができる。

（　発明の効果　） 以上のように本発明では、クロック制御手段３０によっ
てクロックＣ。を実質的可変長のクロック時間にして、
命令実行手段２７の処理をメモリユニット２２とのデー
タ授受速度に見合う処理時間を確保することができるよ
うにしたことによって、命令が複数階層に分れていても
ＣＰＵユニット２１内の最下位層の命令実行サイクルを
基本にして構戊することによって処理速度を速めること
ができ、しかも階居単位の実行サイクルが任意に設定で
きて、処理速度の遅延を最小に抑えることができるため
、複数系統のマイクロ命令記憶メモリを有するとともに
命令を複数階層持つ情報処理装置が高速化できる。

【図面の簡単な説明】

第１図は、本発明の原理構或図、 第２図は、本発明による命令制御方式（Ｎ＝３の場合）
におけるタイムチャート図、 第３図は、実施例による命令制御方式（Ｎ＝３の場合）
を示す構戒図、 第４図は、一般的な各ユニット相関関係図、第５図は、
従来例（Ｎ＝３の場合）による命令制御方式を示す構戊
図、 第６図は、従来例（Ｎ＝３の場合）におけるタイムチャ
ート。 ２１・・・ＣＰＵユニット ２・・・メモリユニット ３−１，・・・，２３−Ｎ・・・命令記憶手段４−１，
・・・，２４−Ｎ・・・命令アドレス出力手段５，２８
・・・送出順位決定手段 ６・・・命令保持手段 ７・・・命令実行手段 ９・・・結果保持手段 ０・・・クロック制御手段

Claims (1)

1. 【特許請求の範囲】 中央処理装置（２１）と、該中央処理装置 （２１）に接続された記憶手段（２２）とを備え、前記
   中央処理装置（２１）に複数系統の命令記憶手段（２３
   −１、・・・、２３−Ｎ）を有し、かつ命令を複数階層
   持つ情報処理装置において、前記命令記憶手段（２３−
   １、・・・、２３−Ｎ）のそれぞれにアドレスを出力す
   る命令アドレス出力手段（２４−１、・・・、２４−Ｎ
   ）と、前記各命令記憶手段（２３−１、・・・、２３−
   Ｎ）からのデータ送出を受けて、順に命令データを出力
   する送出順位決定手段（２５）と、該送出順位決定手段
   （２５）から出力された命令データを保持する命令保持
   手段（２６）と、該命令保持手段（２６）に格納されて
   いるデータを読み出して実行する命令実行手段（２７）
   該命令実行手段（２７）の出力または前記メモリユニッ
   トに格納されているマクロ命令データを順に出力する送
   出順位決定手段（２８）と、該送出順位決定手段（２８
   ）から出力されたデータを格納する結果保持手段（２９
   ）と、前記命令実行手段（２７）の処理時間に合せて必
   要な時間だけ命令実行手段側へ出力するクロックＣ＿０
   をとめるクロック制御手段（３０）とからなることを特
   徴とする命令制御方式。